CN113363271B - 感光阵列及成像设备 - Google Patents

感光阵列及成像设备 Download PDF

Info

Publication number
CN113363271B
CN113363271B CN202110601254.9A CN202110601254A CN113363271B CN 113363271 B CN113363271 B CN 113363271B CN 202110601254 A CN202110601254 A CN 202110601254A CN 113363271 B CN113363271 B CN 113363271B
Authority
CN
China
Prior art keywords
substrate
region
regions
pixel
photosensitive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110601254.9A
Other languages
English (en)
Other versions
CN113363271A (zh
Inventor
曹开玮
孙鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Xinxin Integrated Circuit Co.,Ltd.
Original Assignee
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xinxin Semiconductor Manufacturing Co Ltd filed Critical Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority to CN202110601254.9A priority Critical patent/CN113363271B/zh
Publication of CN113363271A publication Critical patent/CN113363271A/zh
Priority to US17/566,180 priority patent/US11729527B2/en
Application granted granted Critical
Publication of CN113363271B publication Critical patent/CN113363271B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/148—Charge coupled imagers
    • H01L27/14806—Structural or functional details thereof
    • H01L27/14812—Special geometry or disposition of pixel-elements, address lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/148—Charge coupled imagers
    • H01L27/14868—CCD or CID colour imagers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本发明涉及一种感光阵列以及一种包括所述感光阵列的成像设备。所述感光阵列的每个像素区均对应于一个衬底引出区并与对应的衬底引出区的衬底连通，所述衬底引出区用于为对应的像素区的衬底提供电压施加位置，多列像素区包括电荷读取区相对而感光区相背离的两相邻列像素区，所述两相邻列像素区中处于两相邻行的四个像素区包围着对应的衬底引出区，该设置便于向各像素区的衬底施加电压进而便于等电位操作，并且，设置于衬底中的全隔离体在衬底内横向延伸以分隔相邻的像素区，同时留出间隙使每个像素区与对应的衬底引出区的衬底连通，因而不同像素区的衬底之间隔离效果较佳，可以降低不同像素之间的串扰。

Description

感光阵列及成像设备
技术领域
本发明涉及感光技术领域，尤其涉及一种感光阵列及一种成像设备。
背景技术
目前得到应用的感光技术从原理区分，主要有CCD(电荷耦合元件)和CMOS(互补金属氧化物半导体)两种，其中CMOS相对于CCD，具有更快的成像速度和更加优良的***集成能力且可实现更低的功耗。但是，利用CMOS实现的图像传感器的感光阵列中每个像素通常包括至少一个感光二极管和三至六个晶体管，使得感光区的占比较小。随着技术发展，对单位面积内像素数目提升的需求更加迫切，因而单个像素的面积设计得越来越小，CMOS像素的满阱电荷量偏低，导致感光阵列面临着灵敏度下降及动态范围降低的问题。
中国专利CN102938409A公开一种基于复合介质栅MOSFET的双晶体管光敏探测器，该光敏探测器中，每个像素包括主要用于感光的感光晶体管(也称MOS电容)和用于读取光生电荷数量的读取晶体管。所述MOS电容和读取晶体管对应的衬底区域通过浅槽隔离(STI)隔开，且均包括在衬底上依次叠加形成的底层绝缘介质、光电子存储层、顶层绝缘介质和控制栅，源/漏区设置在读取晶体管一侧的衬底中。所述MOS电容和读取晶体管之间的光电子存储层连通，通过控制读取晶体管可以读出曝光过程从MOS电容一侧衬底进入到光电子存储层的光生电荷量。上述光敏探测器的制作可以与集成电路制造工艺兼容，且相较CCD和CMOS，在相同像素尺寸下可实现更高的信噪比以及更高的满阱电荷，因而应用前景广阔。
上述光敏探测器在通过曝光产生光生电荷的过程中，衬底被施加一定的偏压(约-20V～0V)，且每个像素的衬底保持等电位，同时，相邻像素之间需要设置合适的隔离结构来避免光生电荷偏移，防止串扰(cross talk)。为了获得较小尺寸的感光阵列(像素区径向尺寸例如小于1μm，相应地，像素之间的间距也较小)，目前还缺乏能够有效降低串扰、同时又方便对每个像素的衬底施加电压以进行等电位操作的阵列结构。
发明内容
为了使基于上述包括MOS电容和读取晶体管的像素结构实现感光的感光阵列中，像素之间串扰尽可能小，同时不影响对各个像素的衬底施加电压以便于进行等电位操作，本发明提供一种感光阵列以及一种成像设备。
一方面，本发明提供一种感光阵列，所述感光阵列包括衬底以及设置于所述衬底中的隔离结构；所述衬底具有行列排布的多个像素区和分布在所述多个像素区之间的至少一个衬底引出区，每个所述像素区均包括用于设置MOS电容的感光区以及用于设置读取晶体管的电荷读取区，每个所述像素区均对应于一个所述衬底引出区并与对应的衬底引出区的衬底连通，所述衬底引出区用于为对应像素区的衬底提供电压施加位置，其中，多列所述像素区包括电荷读取区相对而感光区相背离的两相邻列像素区，并且，所述两相邻列像素区包括处于两相邻行且对应于同一个所述衬底引出区的四个像素区，所述四个像素区包围着对应的衬底引出区；所述隔离结构包括在厚度方向上贯穿所述衬底的全隔离体，所述全隔离体在所述衬底内横向延伸以分隔相邻的所述像素区，同时留出间隙使每个所述像素区与对应的衬底引出区的衬底连通。
可选的，所述隔离结构包括第一隔离体和第二隔离体，所述第一隔离体和所述第二隔离体分别从所述衬底的上表面和下表面嵌入所述衬底内且均未贯穿所述衬底，并均在所述衬底内横向延伸；其中，至少部分所述全隔离体由上下连接的所述第一隔离体和所述第二隔离体构成。
可选的，所述第一隔离体分隔同一所述像素区中的所述感光区和所述电荷读取区，并分隔每个所述像素区与对应的所述衬底引出区。
可选的，所述第二隔离体分隔相邻的所述像素区，在所述第二隔离体的嵌设范围内，每个所述像素区与周围像素区的衬底之间不连通。
可选的，所述两相邻列像素区之间设置有多个所述衬底引出区；其中，每个所述衬底引出区均与处于两相邻行的四个像素区对应且被对应的四个像素区包围，或者，至少一个所述衬底引出区仅位于处于同一行的两个像素区之间而与所述两个像素区对应，用于为所述两个像素区的衬底提供电压施加位置。
可选的，所述两相邻列像素区之间设置的多个所述衬底引出区位于相背离的两列感光区之间，并沿所述像素区的列方向与相对的电荷读取区排成一列。
可选的，多列所述像素区包括沿所述像素区的行方向依次排布的多组所述两相邻列像素区，分布在多列所述像素区之间的多个所述衬底引出区呈行列排布。
可选的，所述感光阵列还包括在所述衬底上设置的多条衬底连接线，其中，每条所述衬底连接线均位于相应的一行所述衬底引出区上方，并通过相应的一行所述衬底引出区与所述衬底电连接。
可选的，所述全隔离体包围每个所述衬底引出区与对应的像素区从而形成封闭环，在所述封闭环内，所述全隔离体分隔相邻的像素区，并留出间隙使各个所述像素区与对应的衬底引出区的衬底连通。
可选的，所述两相邻列像素区中具有处于同一列但分别与不同的衬底引出区对应的两相邻像素区，所述两相邻像素区共用同一所述电荷读取区；所述全隔离体包围每个所述衬底引出区与对应的像素区、从而形成在共用的所述电荷读取区处具有开口的非封闭环，在所述非封闭环内，所述全隔离体分隔相邻的像素区，并留出间隙使各个所述像素区与对应的衬底引出区的衬底连通。
可选的，每个所述像素区均包括位于所述电荷读取区内的一个源设置区和一个漏设置区，所述感光阵列还包括分别对应于所述源设置区和所述漏设置区在所述衬底中设置的源区和漏区。
可选的，所述源设置区排布为多行；所述感光阵列还包括设置在所述衬底上的多条源极线，其中，每条所述源极线位于相应的一行所述源设置区上方，并与相应的一行所述源区电连接。
可选的，所述感光阵列还包括设置在所述衬底上的多条漏极线，其中，每条所述漏极线位于相应的一列所述像素区上方，并与相应的一列所述漏区电连接。
可选的，所述感光阵列还包括在每个所述像素区的衬底上设置的栅极结构，所述栅极结构跨设在相应像素区的感光区和电荷读取区上，所述栅极结构包括从下至上依次叠加设置的栅极氧化层、浮栅、栅间介质层和控制栅，其中，所述MOS电容包括所述栅极结构和所述感光区的衬底，所述读取晶体管包括所述栅极结构以及相应的所述源区和所述漏区。
可选的，所述感光阵列包括设置在所述衬底上的多条控制栅线，每条所述控制栅线横跨同一行上各个像素区的感光区和电荷读取区，并作为相应行上各个所述栅极结构中的控制栅。
一方面，本发明提供一种成像设备，所述成像设备包括上述感光阵列。
本发明提供的感光阵列中，所述衬底引出区与对应像素区的衬底连通，从而通过所述衬底引出区可以向与之对应的像素区的衬底施加电压，且在施加电压时，包围对应衬底引出区的四个像素区的衬底即为等电位，进而便于在所述感光阵列工作时对各像素的衬底进行等电位操作，而且，设置于衬底中的全隔离体在所述衬底内横向延伸以分隔相邻的像素区，同时留出间隙使每个所述像素区与对应衬底引出区的衬底连通，使得不同像素区的衬底之间隔离效果较佳，可以降低不同像素之间的串扰。
本发明提供的成像设备包括上述感光阵列，由于上述感光阵列可降低像素之间的串扰，同时通过向每个像素区的衬底施加电压便于在所述感光阵列工作时对各像素的衬底进行等电位操作，所述感光阵列采用MOS电容和读取晶体管进行感光，像素尺寸可以做得较小，所述成像装置可实现较高质量的感光成像。
附图说明
图1是本发明实施例的感光阵列采用的垂直电荷感光器件的平面示意图。
图2是本发明实施例的感光阵列采用的垂直电荷感光器件的剖面结构以及电连接示意图。
图3A和图3B均是本发明实施例的感光阵列中像素区分布的平面示意图。
图4A和图4B均是本发明实施例的感光阵列采用的全隔离体的平面示意图。
图5是本发明实施例的感光阵列中采用的全隔离体的截面示意图。
图6A和图6B均是本发明实施例的感光阵列中设置于衬底中的第二隔离体的平面示意图。
图7是本发明实施例的感光阵列中源设置区、漏设置区以及控制栅线的示意图。
图8是本发明实施例的感光阵列中漏极线的示意图。
图9是本发明实施例的感光阵列中源极线和衬底连接线的示意图。
附图标记说明：
100-像素区；110-感光区；120-电荷读取区；200-衬底引出区；310-全隔离体；320-第二隔离体；410-源区互连单元。
具体实施方式
以下结合附图和具体的实施例对本发明的感光阵列及成像设备作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明的实施例，本发明的实施例不应该被认为仅限于图中所示区域的特定形状。为了清楚起见，在用于辅助说明本发明实施例的全部附图中，对相同部件原则上标记相同的标号，而省略对其重复的说明。文中“行”和“列”用于表示成一定夹角的两个方向，在一些实施例中，二者可以互换，例如以下实施例中的“每两行”和“相邻行”在一些实施例中相应地被记为“每两列”和“相邻列”。
本发明实施例的感光阵列采用了中国专利CN102938409A公开的双晶体管光敏探测器的像素结构，以下将该像素结构称为垂直电荷感光器件(Vertical-transferring-charge pixel Sensor，VPS)。图1是本发明实施例的感光阵列采用的垂直电荷感光器件的平面示意图。图2是本发明实施例的感光阵列采用的垂直电荷感光器件的剖面结构以及电连接示意图。图2中左侧的剖面结构可以看作图1中AB截面的剖面结构示意图，图2中右侧的剖面结构可以看作图1中CD截面的剖面结构示意图。以下首先结合图1和图2对本发明实施例的感光阵列采用的像素结构和实现感光的过程进行说明。
参照图1和图2，本发明实施例的感光阵列的像素结构包括在衬底上设置的栅极结构，所述栅极结构跨设在衬底上的感光区110、浅沟槽隔离(STI)以及电荷读取区120上，源区(S)和漏区(D)在栅极结构两侧的位于电荷读取区120的衬底中形成。所述栅极结构包括在衬底上从下至上依次叠加设置的栅极氧化层、浮栅、栅间介质层和控制栅；其中，所述感光区110的衬底(例如具有p型轻掺杂，记为p-)和所述栅极结构可作为一MOS电容(如图2中左侧的剖面结构所示)，对应于电荷读取区120，所述衬底内例如形成有p阱区(p well)，p阱区的p型离子掺杂浓度例如大于感光区衬底的p型离子掺杂浓度。所述源区和漏区在p阱区的顶部形成，所述源区和漏区例如具有n型重掺杂(n+)，所述栅极结构及在下方电荷读取区120的衬底中设置的源区和漏区可作为一读取晶体管(如图2中右侧的剖面结构所示)。
利用上述像素结构实现感光的过程如下：参照图2，首先，在曝光阶段，衬底被施加一小于0V且大于等于-20V的负偏压(例如-3V)，控制栅连接一大于0V且小于等于20V的正偏压，从而可以在衬底中形成连续的耗尽区，当光线从衬底的下表面(即背面)入射，到达所述耗尽区的光子在适当条件下可以激发出光生电荷，并在电场驱动下迁移到浮栅中，浮栅起电荷存储作用，该过程主要在构成MOS电容的感光区范围内发生；接着，在电荷读取阶段，源区和衬底接地(0V)，漏区接适合的正偏压(例如大于0且小于3V)，通过调节控制栅的电压使上述读取晶体管工作在线性区，由于MOS电容和读取晶体管的光电子存储层(即浮栅)连通，在曝光阶段存储到浮栅中的光生电荷数目可通过测量漏极电流的漂移量获得；接着在复位阶段，控制栅接负偏压，衬底和读取晶体管的源区接相同的正偏压(例如大于0且小于3V)，浮栅中存储的光生电荷到达源区。
需要说明的是，本文主要以读取晶体管为n型为例进行说明，其中源区和漏区具有n型重掺杂，衬底为p型轻掺杂衬底(例如掺杂有硼或二氟化硼)，以便于在曝光过程中产生耗尽电场，可以理解，在读取晶体管为p型的情形中，源区和漏区则需形成为p型重掺杂，相应的，衬底采用n型轻掺杂衬底(例如掺杂有磷或砷)。
利用上述的像素结构形成感光阵列时，为了充分发挥其结构较为简单、可以实现较小像素的优点，像素尺寸设计得较小，通常衬底上每个像素区的最大径向尺寸在1μm以下，甚至0.5μm以下。为了提高感光效果，使相邻像素间的串扰尽可能地小非常重要，同时，还需使每个像素的衬底便于施加相同的电压以在上述感光过程中对各像素的衬底进行等电位操作，例如在曝光阶段使各个像素对应的衬底产生的耗尽电场基本相同。本发明实施例的感光阵列可以满足该些要求，以下作具体说明。
本发明实施例涉及一种感光阵列，所述感光阵列包括衬底以及设置在所述衬底中的隔离结构，所述衬底可以采用本领域各种适合的衬底，例如为具有p型掺杂的硅衬底，所述硅衬底的掺杂浓度较低(p-)，例如掺杂的硼离子密度在1×1012/cm2～2×1012/cm2之间，以在曝光阶段在衬底中获得较宽的耗尽区，有助于提高光转换量子效率。以下对所述衬底中的区域分布和所述隔离结构分别进行说明。
图3A和图3B均是本发明实施例的感光阵列中像素区分布的平面示意图。参照图3A和图3B，所述衬底具有行列排布的多个像素区100(此处“行列排布”指的是在衬底的与厚度方向垂直的平面内的排布方式，多个像素区100可以投影至衬底的上表面、下表面或者衬底中，下面的实施例同理)，并且还具有分布在所述多个像素区100之间的衬底引出区200，每个像素区100均包括用于设置上述垂直电荷感光器件的MOS电容的感光区110以及用于设置上述垂直电荷感光器件中读取晶体管的电荷读取区120，每个像素区100均对应于一个衬底引出区200，每个像素区100与对应的衬底引出区200的衬底连通，每个所述衬底引出区200用于为对应的像素区100的衬底提供电压施加位置。
进一步的，所述衬底上的多列像素区100中，至少存在这样的两相邻列，这两相邻列的像素区100的电荷读取区120相对而感光区110相背离。也即，这两相邻列的像素区100的排布情况是：每列像素区100的感光区110排成一列，电荷读取区120也排成一列，并且，两列电荷读取区120相对而两列感光区110相背离，对于处于同一行的两个像素区100，二者的电荷读取区120相对而感光区110相背离。本实施例中，多列像素区100中这样的两相邻列不止一组，多列像素区100中，沿所述像素区100的行方向每两列分成一组(各组依次排布)，可包括多组，每组中的两列像素区100的电荷读取区120相对而感光区110相背离，如图3A和图3B中的组1、组2、组3所示。
每个像素区的范围、每个像素区中的感光区和电荷读取区的范围、衬底引出区的范围可以通过在衬底中设置相应的隔离结构(例如浅沟槽隔离，STI)限定，为了使相邻像素区之间的串扰尽可能小，本发明实施例中，衬底中的部分区域之间通过贯穿衬底上下表面的全隔离体隔离，关于隔离结构的具体设置在后面描述。
本发明实施例中，对于具体的一组电荷读取区120相对而感光区110相背离的两相邻列像素区，其中包括处于两相邻行且对应于同一个所述衬底引出区200的四个像素区100，所述四个像素区100包围着对应的衬底引出区200。所述衬底引出区200与周围的所述四个像素区100衬底连通，用于为周围的所述四个像素区100的衬底提供电压施加位置。也即，通过在该衬底引出区200向衬底施加电压，可以使围绕该衬底引出区200而设的并与所述衬底引出区200对应的四个像素区100的衬底被施加相同的电压(等电位)。
该衬底引出区200例如位于对应的四个像素区100的几何中心或者靠近该几何中心。衬底引出区200的衬底的电性可通过设置在衬底上的接触插塞引出，并可与衬底上另外设置的衬底连接线接触，衬底连接线例如为金属材质，从而可以通过衬底连接线施加电压至衬底并使各个像素区的衬底为等电位。为了便于向衬底施加电压，可以对应于衬底引出区200的范围对衬底进行离子注入以提高衬底引出区200处衬底表面的导电性，例如衬底引出区200的衬底顶部可通过掺杂而具有p型重掺杂(p+)。此外，作为读取晶体管的一部分，可在电荷读取区120的衬底中设置相应的源区和漏区，所述源区和所述漏区的掺杂类型例如为n型重掺杂(n+)。
一实施例中，沿行方向依次排布且电荷读取区120相对而感光区110相背离的两相邻列像素区100之间，设置有多个衬底引出区200。参照图3A，在两相邻列像素区100之间设置的多个衬底引出区200例如是沿所述像素区100的列方向设置，在同一组两相邻列像素区100内，沿列方向每两行的四个像素区100与一个衬底引出区200对应且所述四个像素区100包围对应的衬底引出区200，各个所述衬底引出区200用于为周围的所述四个像素区100的衬底提供电压施加位置。在属于同一组的两相邻列像素区100内，多个衬底引出区200沿所述像素区100的列方向设置，具体可设置于相背离的两列感光区110之间，并与相对的电荷读取区120排成一列，也即，所述多个衬底引出区200形成的列与两相对设置的电荷读取区120形成的列位于同一列。本实施例中，在属于同一组的两相邻列像素区100内，同一行的两个像素区100的电荷读取区120相对，每行像素区100具有一对相对的电荷读取区120，多个衬底引出区200与各对相对的电荷读取区120排成一列。由于垂直电荷感光器件主要在感光区进行感光，将多个衬底引出区200设置为与电荷读取区120位于同一列，衬底引出区200不占用感光区110的面积，有利于保证感光区的光电转换效率。
本实施例通过使同一组内沿列方向每两行的四个像素区100对应一个衬底引出区200，一个衬底引出区200与周围的四个像素区100对应而被这四个像素区100共用(不再与这四个像素区100以外的像素区对应)，该四个像素区100中的每个仅与一个衬底引出区200对应以便通过该衬底引出区200为对应像素区100的衬底施加电压，这种设置方式制作难度较低，且有利于缩小像素尺寸。
如图3B所示，与图3A不同的是，该实施例中，同一列上不共用衬底引出区200(即分别与不同的衬底引出区200对应)的两个相邻像素区100共用同一电荷读取区120。由于在共用的电荷读取区120的范围内，至少在衬底上部不需要采用隔离结构分隔。这种情形下，可使共用电荷读取区120的两个像素区对应的读取晶体管共用源区或漏区，以简化工艺。
可以理解，图3A和图3B所示的像素区的数量及形状仅是示例。本发明实施例的感光阵列也可以采用不同于附图所示的区域形状，例如，在一些实施例中，各个像素区100的形状、感光区110的形状、电荷读取区120的形状、衬底引出区200的形状均可以变化，例如除了方形外，它们还可以是圆形、菱形、三角形、五边形、六边形、椭圆形、不规则图形或者其它形状，另外，每行或每列的像素区100也可以不在一条直线上，例如，一实施例中，同一列像素区100的电荷读取区120在列方向上排布为波浪形。此外，一些实施例中，感光阵列可以兼具有如图3A和图3B所示意的像素区排布方式。此外，根据感光阵列中像素区的行和列的分配情况，部分衬底引出区200也可能仅为两个像素区的衬底提供电压施加位置，说明如下。
作为示例，上述感光阵列中，对于一组电荷读取区相对而感光区相背离的两相邻列像素区100，沿列方向每两行作为一个单元可分成多个单元，每个单元均包括四个像素区100，在每个单元中设置一个上述衬底引出区200，每个所述衬底引出区200均被位于同一组和相邻行的四个像素区100包围在中间。但本发明不限于此，一实施例中，所述两相邻列像素区100中，一些像素区100按照同一行的两个像素区100共用一个衬底引出区200设置(如图3A，3B中的位于顶部的行和位于底部的行)，也即，至少一个所述衬底引出区200仅位于处于同一行的两个像素区100之间而与所述两个像素区100对应，用于为对应的两个像素区100的衬底提供电压施加位置。此外，上述感光阵列中，各列像素区100可以沿行方向每两列分成一组而分成多个组，每组包括电荷读取区相对而感光区相背离的两相邻列像素区100，但是，一些实施例中，各列像素区100还包括未与相邻的列构成一组的列，此时，可以设置至少一个所述衬底引出区200位于同一列上相邻的两个像素区100之间从而与两个像素区对应，以便于为对应的两个像素区的衬底提供电压施加位置。
本发明实施例中，所述感光阵列通过采用上述方式设置像素区及衬底引出区，多列所述像素区100可包括沿所述像素区100的行方向依次排布的多组电荷读取区120相对而感光区110相背离的两相邻列像素区100，且每组所述两相邻列像素区100之间均沿所述像素区100的列方向设置有多个所述衬底引出区200，并且，分布在多列像素区100之间的多个衬底引出区200例如呈行列排布。
本发明实施例的感光阵列还包括在布置有上述像素区100和衬底引出区200的衬底中设置的隔离结构，并且，所述隔离结构包括在厚度方向上贯穿所述衬底的全隔离体。具体说明如下。
图4A和图4B均是本发明实施例的感光阵列采用的全隔离体的平面示意图。此处仍以如图3A和图3B所示的像素区分布为例进行说明。图4A可看作图3A所示的局部衬底表面内的全隔离体设置，图4B可看作图3B所示的局部衬底表面内的全隔离体设置，如图4A和图4B所示，在上述衬底中设置的隔离结构包括在厚度方向上贯穿所述衬底(即贯穿衬底的上下表面)的全隔离体310，所述全隔离体310在衬底内横向延伸(即，在与衬底的厚度方向垂直的平面内延伸)，以分隔相邻的像素区100，使相邻像素区100之间通过全隔离体实现物理隔离，并且，所述全隔离体310在延伸时，同时留出间隙使每个所述像素区100与对应的衬底引出区200的衬底连通。
所述全隔离体310的延伸区域可以根据隔离需要设置。如图4A所示，一实施例中，在衬底的某个选定范围(该选定范围小于或等于全部像素区及衬底引出区的范围)内，各个所述像素区100的电荷读取区120独立设置，从而相邻的电荷读取区120之间可以设置全隔离体310来隔离。该实施例中，全隔离体310包围每个衬底引出区200和与该衬底引出区200对应的像素区100，从而形成封闭环(如图4A中作为示例的点横虚线矩形框所示)，在所述封闭环内，所述全隔离体310分隔相邻的像素区100，并留出间隙使各个像素区100与对应的衬底引出区200的衬底连通。本发明不限于此，所述全隔离体也可以不以封闭方式包围每个衬底引出区200和与该衬底引出区200对应的像素区100，而是留有开口地包围或者多段式包围。例如，一实施例中，考虑到曝光阶段的光生电子主要在感光区的衬底中产生并沿纵向向栅极氧化层移动，因此在相邻的感光区之间设置了全隔离体，而在非相邻的感光区之间(如图4A中的区域a)和/或电荷读取区之间(如图4A中的区域b)未设置全隔离体。
如图4B所示，一实施例中，在衬底的某个选定范围(该选定范围小于或等于全部像素区及衬底引出区的范围)内，同一列上分别对应不同衬底引出区200的两个相邻像素区100具有共用的电荷读取区120，则不需要再设置全隔离体310将这两个像素区100的电荷读取区120隔开。该实施例中，所述全隔离体310包围每个衬底引出区200和与该衬底引出区200对应的像素区100，从而形成在共用的电荷读取区120处具有开口的非封闭环(如图4B中作为示例的点横虚线矩形框所示)，在所述非封闭环内，所述全隔离体310分隔相邻的像素区100，并留出间隙使各个像素区100与对应衬底引出区200的衬底连通。在另外的实施例中，所述全隔离体也可以以其它非封闭方式包围每个衬底引出区200和与该衬底引出区200对应的像素区100，例如，一实施例中，考虑到曝光阶段的光生电子主要在感光区的衬底中产生并沿纵向向栅极氧化层移动，因此在相邻的感光区之间设置了全隔离体，而在非相邻的感光区之间和/或电荷读取区之间(如图4A中的区域b)未设置全隔离体。
具体的，在上述封闭环或非封闭环内设置全隔离体310时，由于需要留出间隙使每个所述像素区100与对应衬底引出区200的衬底连通，所述全隔离体310可以分隔各组包括相对的电荷读取区120和相背离的感光区110的两相邻列像素区100，并且在同一组像素区100中，所述全隔离体310可以在彼此相背离的感光区110之间和彼此相对的电荷读取区120之间延伸，以尽可能地通过设置全隔离体310物理隔离相邻的像素区100。如图4A和4B所示，全隔离体310沿像素区100的列方向延伸以分隔相邻的组，并且以跳过所述衬底引出区200的方式在每组中的两列像素区100之间延伸(设置在相对的电荷读取区120之间)，还沿像素区100的行方向在同一列上相邻行的感光区110之间延伸。
图5是本发明实施例的感光阵列中采用的全隔离体的截面示意图。图5可看作图4A中EF截面的结构示意图。图5中，位于衬底上的像素结构部分未示出。如图5所示，所述全隔离体310沿厚度方向穿过衬底，从而将不同像素区100的衬底隔开。对于同一像素区100内的感光区110和电荷读取区120之间，以及对于每个衬底引出区200和与该衬底引出区200对应的各个像素区100之间，它们对应的衬底部分在成像阵列工作时需要施加相同的电压，因此这些衬底部分在部分厚度上是连通的。当入射光线照射衬底下表面时，在不同像素区100的衬底部分中产生的光生电荷在耗尽电场作用下向衬底上表面移动，在全隔离体310的限制下，光生电荷基本仅可以在同一像素区100的衬底部分范围内移动，从而可以减少不同像素区100之间的串扰，有助于提高电荷读取过程的准确性，进而有助于实现较高质量的感光成像。虽然所述全隔离体310未完全物理隔开同一组内的两列像素区100，也未完全物理隔开各行像素区100，但由于光生电荷从衬底迁移到浮栅的过程主要在感光区的范围内进行，上述全隔离体310的设置对进入不同像素区的光生电荷仍然可以起到较好的隔离效果。
上述全隔离体的材料(即隔离介质)可包括二氧化硅、氮化硅、氮氧化硅中的至少一种。所述全隔离体可以采用本领域公开的工艺在衬底中形成。例如，所述全隔离体可以通过刻蚀衬底形成贯通孔并对所述贯通孔进行介质填充形成。另外，在所述衬底后续需要进行背面(即下表面)减薄处理的情况下，可以在减薄前通过从衬底的上表面一侧刻蚀较深的沟槽，接着填充隔离介质，在完成衬底上表面一侧的像素结构工艺后，通过背面减薄处理从背面去除未被沟槽贯穿的衬底部分，从而形成贯穿衬底上下表面的全隔离体。本发明不限于此，一实施例中，至少部分所述全隔离体310可以通过分别从所述衬底的上表面和下表面制作沟槽并填充隔离介质来制作。
具体的，所述隔离结构可包括第一隔离体和第二隔离体，所述第一隔离体和所述第二隔离体分别从所述衬底的上表面和下表面嵌入所述衬底内且均未贯穿所述衬底，并均在所述衬底内横向延伸；其中，至少部分所述全隔离体310由上下连接的所述第二隔离体和所述第一隔离体构成。该实施例中，可以分别制作第一隔离体和第二隔离体，在形成第一隔离体和第二隔离体后，即形成了上述全隔离体310，相对于在第二隔离体、第一隔离体以外单独设计工艺形成沿厚度方向贯穿衬底的全隔离体的方式，可以简化工艺。
所述第一隔离体例如为浅沟槽隔离(STI)。所述第一隔离体除了用于得到上述全隔离体310外，还可以用于分隔每个像素区100与对应的衬底引出区200、并分隔同一像素区100中的感光区110和电荷读取区120，第一隔离体的深度可以根据衬底厚度以及感光阵列所需的隔离效果具体设定。对于仅设置有第一隔离体的衬底区域，衬底的下部分是连通的，没有被隔开。因而不影响MOS电容和读取晶体管的工作，也不影响衬底引出区200的功能。
所述第二隔离体例如为深沟槽隔离(DTI)，由于设置在衬底背侧且不贯穿衬底，即仅设置第二隔离体的话不影响衬底上部分的连通，因而不影响衬底引出区200的功能，为了提高相邻像素区的隔离效果，一实施例中，所述第二隔离体不仅设置在全隔离体310的区域来分隔各个像素区100，在一些未设置全隔离体310且可以将像素区隔开的区域，也可以设置第二隔离体，也即，所述衬底中的第二隔离体可用于分隔各个所述像素区100，使得在所述第二隔离体的嵌设范围内，每个所述像素区与周围的像素区之间衬底不连通(即各个像素区100的该部分衬底被物理隔开)。这样，可以进一步防止曝光阶段每个像素区对应的衬底部分中产生的光生电荷偏移到相邻的像素区，提升防串扰效果。
图6A和图6B是本发明实施例的感光阵列中设置于衬底中的第二隔离体的平面示意图。仍结合图3A和图3B所示的像素区分布为例进行说明。图6A和图6B分别对应于图3A和图3B的像素区分布。参见图6A和图6B，第二隔离体320在衬底横截面平面内的形状可以呈网状结构，各个像素区被限制在网状结构的网格内。在衬底上表面一侧，除了设置衬底引出区200的区域，在图示的第二隔离体的部分位置可以对应地设置第一隔离体，所述第二隔离体和所述第一隔离体的深度之和例如大于或等于衬底的厚度，一方面可以提高隔离效果，另外可使得位于所述衬底平面内同一位置的第二隔离体和第一隔离体连通而形成全隔离体310。
所述第一隔离体和第二隔离体可分别通过在衬底上表面一侧和下表面一侧按照预设图形进行刻蚀形成沟槽并填充隔离介质形成，所述第一隔离体和第二隔离体的材料可包括二氧化硅、氮化硅、氮氧化硅中的至少一种。所述第一隔离体和所述第二隔离体的具体深度可以根据衬底厚度以及感光阵列所需的隔离效果具体设定。
本发明实施例的感光阵列中，设置于电荷读取区120的读取晶体管采用闪存NOR架构互联，具体来说，同一行像素区100对应的各个读取晶体管的控制栅被连接至同一控制栅线(FG line)，同一列像素区100对应的各个读取晶体管的漏区被连接至同一漏极线(bitline)，而同一行像素区100对应的各个读取晶体管的源区被连接至同一源极线，所述感光阵列可包括设置于衬底上的多个栅极结构、多条控制栅线、漏极线、源极线以及连接衬底引出区的衬底连接线，以便于对所述感光阵列中各个像素进行控制而实现前述的感光过程，具体说明如下。
参照图1和图2，本发明实施例的感光阵列还可包括对应于每个像素区100在衬底上设置的栅极结构，所述栅极结构跨设在相应像素区100的感光区110和电荷读取区120上，所述栅极结构包括在衬底的上表面上从下至上依次叠加设置的栅极氧化层、浮栅、栅间介质层和控制栅，所述栅极结构还可包括覆盖栅极氧化层、浮栅、栅间介质层和控制栅的侧表面的侧墙(图未示)。此外，所述感光阵列中，每个所述像素区100可均具有一个源设置区和一个漏设置区，所述源设置区和漏设置区位于对应像素区的电荷读取区120内，所述感光阵列还可包括分别对应于所述源设置区和所述漏设置区在所述衬底中形成的源区(S)和漏区(D)。源区和漏区可在衬底上形成所述栅极结构后，进一步通过离子注入在读取电荷区120的衬底顶部形成，得到与各个像素区对应的垂直电荷感光器件，即感光阵列的像素。所述感光阵列中，每个像素区100对应的像素具有前述的垂直电荷感光器件的结构，其中，垂直电荷感光器件的MOS电容包括相应像素区范围内形成的栅极结构和感光区110的衬底，垂直电荷感光器件的读取晶体管包括相应像素区范围内形成的栅极结构、源区和漏区。同一行像素区对应的控制栅可以连在一起。
图7是本发明实施例的感光阵列中源设置区、漏设置区以及控制栅线的示意图。参照图7，所述感光阵列包括设置在衬底上的多条控制栅线(如图7中示例性的FG1、FG2、FG3、FG4)，每条所述控制栅线沿行方向延伸而横跨同一行上各个像素区100的感光区110和电荷读取区120，并作为相应行的各个栅极结构中的控制栅。
本发明实施例的感光阵列中，对于每组像素区100，处于同一行的两个像素区100中的电荷读取区120可沿像素区100的行方向相对排布，并且被上述全隔离体310分隔，每个电荷读取区120内的源设置区和漏设置区位于相应像素区的栅极结构两侧，相应的，每个读取晶体管的源区和漏区可对应于源设置区和漏设置区在衬底中形成，源区和漏区可通过接触插塞将电性引出。所述源区和所述漏区的掺杂类型相同，且和所述衬底引出区200的掺杂类型相反，例如，所述源区和所述漏区为n+掺杂，衬底引出区200则为p+掺杂。可以通过在衬底上设置介质层并在所述介质层中形成分别连接所述源区、所述漏区以及衬底引出区200的接触插塞(如图7中对角线交叉的方格所示意的位置)，将所述源区、漏区以及衬底引出区200的电性引出。
参照图7，一实施例中，同一列上分别与不同衬底引出区对应的两个相邻像素区100共用电荷读取区120，对于共用的电荷读取区120，它对应的衬底下表面一侧可设置有上述第二隔离体(DTI)以隔开相邻的像素区100，只要相应范围的衬底顶部没有被隔开即可。此外，两个共用电荷读取区120的像素区100可以共用一个源设置区而采用不同的漏设置区，这两个像素区100各自的漏设置区可设置在它们共用的源设置区两侧，有助于简化电路连接，降低制造难度。
图8是本发明实施例的感光阵列中漏极线的示意图。参照图8，本发明实施例的感光阵列还可包括设置在衬底上的多条漏极线(如图8中示例性的BL1、BL2、BL3、BL4、BL5、BL6)，每条所述漏极线沿像素区100的列方向延伸并位于相应的一列像素区100的上方，并与相应的一列漏区电连接(具体通过下方各个像素区100中的漏设置区与衬底中的漏区电连接)。如图8所示，为了避开源区的引出位置，各条漏极线可以包括沿列方向延伸的列延伸段(CL)和与列延伸段垂直相连的多个行延伸段(RL)，每个行延伸段将该漏极线要连接的漏区与所述列延伸段连接。所述漏极线可以是间隔绝缘材料(记为第一绝缘材料层)设置在衬底上的导电线，所述第一绝缘材料层中设置有连接漏极线和相应漏区的接触插塞。
此外，可以利用漏极线的同层导电材料，在衬底上间隔所述第一绝缘材料层形成多个源区互连单元410，每个源区互连单元410设置在处于同一行且彼此相对的两个被共用的源设置区上方，并通过所述第一绝缘材料层中设置的接触插塞与下方源设置区对应的源区电连接，也即，每个源区互连单元410均连接同一行上的两个共用源区，通过进一步连接同一行上的源区互连单元410，即可控制同一行上的各个共用源区，基于共用的电荷读取区120设置的共用源区例如沿像素区的行方向排列为多行，则对应的各条源区互连单元410也排列为多行。本发明不限于此，另一实施例中，相邻像素区100的电荷读取区120不共用，进而在电荷读取区120布置的源设置区也不是共用的，这种情况下，每个源区互连单元410可以设置在共用衬底引出区200且处于同一行的两个像素区100的源设置区上方，以将这两个源设置区对应的源区互连。基于同一行的像素区100设置的多个源区互连单元410例如沿像素区的行方向排列。
图9是本发明实施例的感光阵列中源极线和衬底连接线的示意图。参照图9，一实施例中，上述源设置区例如沿行方向排列为多行，所述感光阵列包括设置在衬底上的多条源极线(如图9中示例性的SL1、SL2)，每条所述源极线沿像素区100的行方向延伸并位于相应的一行源设置区上方，并与相应的一行源区电连接(具体通过下方的各个所述源设置区与衬底中的源区电连接)。参照图8和图9，一实施例中，每条所述源极线可以设置在相应的一行源区互连单元410上方，所述源极线可以是间隔绝缘材料(记为第二绝缘材料层)设置在源区互连单元410上的导电线，该第二绝缘材料层中可设置有连接源极线和相应源区互连单元410的接触插塞，从而每条所述源极线与下方相应行的源区互连单元410电连接，由于相应行的每个源区互连单元410与衬底中的源区电连接，每条所述源极线可将同一行的源区电连接在一起，以便于控制。
参照图9，本发明实施例的感光阵列中，衬底上可布置有沿行方向排列的多行上述衬底引出区200，所述感光阵列还可包括在所述衬底上设置的多条衬底连接线(如图9中示例性的CL1、CL2、CL3)，每条所述衬底连接线沿行方向延伸且位于相应的一行衬底引出区200上方，并通过相应的一行衬底引出区200与衬底电连接。通过各条衬底连接线可向各个像素区100的衬底施加电压，并通过施加相同的电压，使各个像素区100的衬底等电位。
本发明实施例的感光阵列中，衬底具有行列排布的多个像素区和分布在所述多个像素区之间的衬底引出区，每个所述像素区均对应于一个所述衬底引出区并与对应的衬底引出区的衬底连通，所述衬底引出区用于为对应像素区的衬底提供电压施加位置，多列所述像素区包括电荷读取区相对而感光区相背离的两相邻列像素区，并且，所述两相邻列像素区包括处于两相邻行且对应于同一个所述衬底引出区的四个像素区，所述四个像素区包围着对应的衬底引出区，从而所述四个像素区利用包围着的衬底引出区向衬底提供电压施加位置。所述衬底引出区的布置便于向各像素区的衬底施加电压，且在施加电压时，包围对应衬底引出区的四个像素区的衬底为等电位，进而可以结合衬底连接线的设置以及通过衬底引出区对衬底施加的电压的设置使得在所述感光阵列工作时实现各像素的衬底为等电位，并且相对于每个像素区均设置独立的衬底引出区的情况在像素微缩时可以降低制作难度，较容易缩小像素尺寸。另外，设置于衬底中的全隔离体在衬底内横向延伸以分隔相邻的像素区，同时留出间隙使每个所述像素区与对应衬底引出区的衬底连通，使得不同像素区的衬底之间隔离效果较佳，可以降低不同像素之间的串扰。
本发明实施例还涉及一种成像设备，所述成像设备包括上述实施例描述的感光阵列。所述成像设备可以是采用所述感光阵列且具有成像功能的装置，例如所述成像设备是包括上述感光阵列的图像传感器。所述成像设备除了所述感光阵列外，还可以包括与所述感光阵列配合工作的数据处理单元和/或图像输出单元，以便于对所述感光阵列中由各个像素获得的与光生电荷有关的数据进行处理并形成图像。由于上述感光阵列可降低像素之间的串扰，同时便于在所述感光阵列工作时对各像素的衬底进行等电位操作。所述感光阵列采用MOS电容和读取晶体管进行感光，像素尺寸可以做得较小，因此所述成像设备可实现较高质量的感光成像。
需要说明的是，本说明书中的实施例采用递进的方式描述，每个部分重点说明的都是与前述部分的不同之处，各个部分之间相同和相似的地方互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (16)

1.一种感光阵列，其特征在于，包括：
衬底，所述衬底具有行列排布的多个像素区和分布在所述多个像素区之间的衬底引出区，每个所述像素区均包括用于设置MOS电容的感光区以及用于设置读取晶体管的电荷读取区，每个所述像素区均对应于一个所述衬底引出区并与对应的衬底引出区的衬底连通，所述衬底引出区用于为对应像素区的衬底提供电压施加位置，其中，多列所述像素区包括电荷读取区相对而感光区相背离的两相邻列像素区，并且，所述两相邻列像素区包括处于两相邻行且对应于同一个所述衬底引出区的四个像素区，所述四个像素区包围着对应的衬底引出区；以及，
设置于所述衬底中的隔离结构，所述隔离结构包括在厚度方向上贯穿所述衬底的全隔离体，所述全隔离体在所述衬底内横向延伸以分隔相邻的所述像素区，同时留出间隙使每个所述像素区与对应的衬底引出区的衬底连通。
2.如权利要求1所述的感光阵列，其特征在于，所述隔离结构包括第一隔离体和第二隔离体，所述第一隔离体和所述第二隔离体分别从所述衬底的上表面和下表面嵌入所述衬底内且均未贯穿所述衬底，并均在所述衬底内横向延伸；其中，至少部分所述全隔离体由上下连接的所述第一隔离体和所述第二隔离体构成。
3.如权利要求2所述的感光阵列，其特征在于，所述第一隔离体分隔同一所述像素区中的所述感光区和所述电荷读取区，并分隔每个所述像素区与对应的所述衬底引出区。
4.如权利要求2所述的感光阵列，其特征在于，所述第二隔离体分隔相邻的所述像素区，在所述第二隔离体的嵌设范围内，每个所述像素区与周围像素区的衬底之间不连通。
5.如权利要求1所述的感光阵列，其特征在于，所述两相邻列像素区之间设置有多个所述衬底引出区；其中，每个所述衬底引出区均与处于两相邻行的四个像素区对应且被对应的四个像素区包围，或者，至少一个所述衬底引出区仅位于处于同一行的两个像素区之间而与所述两个像素区对应，用于为所述两个像素区的衬底提供电压施加位置。
6.如权利要求5所述的感光阵列，其特征在于，所述两相邻列像素区之间设置的多个所述衬底引出区位于相背离的两列感光区之间，并沿所述像素区的列方向与相对的电荷读取区排成一列。
7.如权利要求6所述的感光阵列，其特征在于，多列所述像素区包括沿所述像素区的行方向依次排布的多组所述两相邻列像素区，分布在多列所述像素区之间的多个所述衬底引出区呈行列排布。
8.如权利要求7所述的感光阵列，其特征在于，所述感光阵列还包括在所述衬底上设置的多条衬底连接线，其中，每条所述衬底连接线均位于相应的一行所述衬底引出区上方，并通过相应的一行所述衬底引出区与所述衬底电连接。
9.如权利要求5所述的感光阵列，其特征在于，所述全隔离体包围每个所述衬底引出区与对应的像素区从而形成封闭环，在所述封闭环内，所述全隔离体分隔相邻的像素区，并留出间隙使各个所述像素区与对应的衬底引出区的衬底连通。
10.如权利要求5所述的感光阵列，其特征在于，所述两相邻列像素区中具有处于同一列但分别与不同的衬底引出区对应的两相邻像素区，所述两相邻像素区共用同一所述电荷读取区；所述全隔离体包围每个所述衬底引出区与对应的像素区、从而形成在共用的所述电荷读取区处具有开口的非封闭环，在所述非封闭环内，所述全隔离体分隔相邻的像素区，并留出间隙使各个所述像素区与对应的衬底引出区的衬底连通。
11.如权利要求1至10任一项所述的感光阵列，其特征在于，每个所述像素区均包括位于所述电荷读取区内的一个源设置区和一个漏设置区，所述感光阵列还包括分别对应于所述源设置区和所述漏设置区在所述衬底中形成的源区和漏区。
12.如权利要求11所述的感光阵列，其特征在于，所述源设置区排布为多行；所述感光阵列还包括设置在所述衬底上的多条源极线，其中，每条所述源极线位于相应的一行所述源设置区上方，并与相应的一行所述源区电连接。
13.如权利要求11所述的感光阵列，其特征在于，所述感光阵列还包括设置在所述衬底上的多条漏极线，其中，每条所述漏极线位于相应的一列所述像素区上方，并与相应的一列所述漏区电连接。
14.如权利要求11所述的感光阵列，其特征在于，所述感光阵列还包括在每个所述像素区的衬底上设置的栅极结构，所述栅极结构跨设在相应像素区的感光区和电荷读取区上，所述栅极结构包括从下至上依次叠加设置的栅极氧化层、浮栅、栅间介质层和控制栅，其中，所述MOS电容包括所述栅极结构和所述感光区的衬底，所述读取晶体管包括所述栅极结构以及相应的所述源区和所述漏区。
15.如权利要求14所述的感光阵列，其特征在于，所述感光阵列包括设置在所述衬底上的多条控制栅线，每条所述控制栅线横跨同一行上各个像素区的感光区和电荷读取区，并作为相应行上各个所述栅极结构中的控制栅。
16.一种成像设备，其特征在于，所述成像设备包括如权利要求1至15任一项所述的感光阵列。
CN202110601254.9A 2021-05-31 2021-05-31 感光阵列及成像设备 Active CN113363271B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202110601254.9A CN113363271B (zh) 2021-05-31 2021-05-31 感光阵列及成像设备
US17/566,180 US11729527B2 (en) 2021-05-31 2021-12-30 Photosensitive array and imaging apparatus having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110601254.9A CN113363271B (zh) 2021-05-31 2021-05-31 感光阵列及成像设备

Publications (2)

Publication Number Publication Date
CN113363271A CN113363271A (zh) 2021-09-07
CN113363271B true CN113363271B (zh) 2023-12-22

Family

ID=77530488

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110601254.9A Active CN113363271B (zh) 2021-05-31 2021-05-31 感光阵列及成像设备

Country Status (2)

Country Link
US (1) US11729527B2 (zh)
CN (1) CN113363271B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1490878A (zh) * 2002-09-02 2004-04-21 ��ʿͨ��ʽ���� 固态图像传感器和图像读取方法
US7110028B1 (en) * 2002-08-13 2006-09-19 Foveon, Inc. Electronic shutter using buried layers and active pixel sensor and array employing same
CN106298820A (zh) * 2015-05-28 2017-01-04 力晶科技股份有限公司 影像感测器及其制作方法
US9626145B1 (en) * 2014-06-27 2017-04-18 X Development Llc Tileable display with pixel-tape
CN107316867A (zh) * 2017-06-23 2017-11-03 武汉新芯集成电路制造有限公司 闪存存储阵列及其制造方法
CN109786417A (zh) * 2018-04-04 2019-05-21 武汉新芯集成电路制造有限公司 图像传感装置的制造方法
WO2019227943A1 (zh) * 2018-05-29 2019-12-05 京东方科技集团股份有限公司 显示面板及显示装置
CN110783391A (zh) * 2019-11-05 2020-02-11 京东方科技集团股份有限公司 电子设备、显示装置、显示基板及其制造方法
CN111047996A (zh) * 2020-01-03 2020-04-21 武汉天马微电子有限公司 一种显示模组和显示装置
CN112490255A (zh) * 2019-09-11 2021-03-12 台湾积体电路制造股份有限公司 Cmos图像传感器及形成图像传感器的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001154609A (ja) * 1999-12-01 2001-06-08 Kawasaki Steel Corp 表示素子
US6580106B2 (en) * 2001-01-12 2003-06-17 Isetex. Inc CMOS image sensor with complete pixel reset without kTC noise generation
JP2011146587A (ja) * 2010-01-15 2011-07-28 Fujifilm Corp 放射線検出素子
JP5500007B2 (ja) * 2010-09-03 2014-05-21 ソニー株式会社 固体撮像素子およびカメラシステム
CN102938409B (zh) 2012-11-07 2015-09-23 南京大学 基于复合介质栅mosfet的双晶体管光敏探测器及其信号读取办法
US20150097213A1 (en) * 2013-10-04 2015-04-09 Omnivision Technologies, Inc. Image sensor and pixels including vertical overflow drain
KR102144767B1 (ko) * 2014-06-02 2020-08-31 삼성디스플레이 주식회사 표시 패널 및 이를 포함하는 표시 장치
JP6671864B2 (ja) * 2015-05-18 2020-03-25 キヤノン株式会社 撮像装置の製造方法および撮像装置
CN110277415A (zh) * 2018-03-16 2019-09-24 松下知识产权经营株式会社 摄像装置
JP2019212900A (ja) * 2018-05-31 2019-12-12 パナソニックＩｐマネジメント株式会社 撮像装置
US11244978B2 (en) * 2018-10-17 2022-02-08 Canon Kabushiki Kaisha Photoelectric conversion apparatus and equipment including the same
CN111208865B (zh) * 2018-11-22 2021-10-08 南京大学 光电计算单元、光电计算阵列及光电计算方法
KR20220112060A (ko) * 2021-02-03 2022-08-10 에스케이하이닉스 주식회사 이미지 센싱 장치

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7110028B1 (en) * 2002-08-13 2006-09-19 Foveon, Inc. Electronic shutter using buried layers and active pixel sensor and array employing same
CN1490878A (zh) * 2002-09-02 2004-04-21 ��ʿͨ��ʽ���� 固态图像传感器和图像读取方法
US9626145B1 (en) * 2014-06-27 2017-04-18 X Development Llc Tileable display with pixel-tape
CN106298820A (zh) * 2015-05-28 2017-01-04 力晶科技股份有限公司 影像感测器及其制作方法
CN107316867A (zh) * 2017-06-23 2017-11-03 武汉新芯集成电路制造有限公司 闪存存储阵列及其制造方法
CN109786417A (zh) * 2018-04-04 2019-05-21 武汉新芯集成电路制造有限公司 图像传感装置的制造方法
WO2019227943A1 (zh) * 2018-05-29 2019-12-05 京东方科技集团股份有限公司 显示面板及显示装置
CN112490255A (zh) * 2019-09-11 2021-03-12 台湾积体电路制造股份有限公司 Cmos图像传感器及形成图像传感器的方法
CN110783391A (zh) * 2019-11-05 2020-02-11 京东方科技集团股份有限公司 电子设备、显示装置、显示基板及其制造方法
CN111047996A (zh) * 2020-01-03 2020-04-21 武汉天马微电子有限公司 一种显示模组和显示装置

Also Published As

Publication number Publication date
US20220385845A1 (en) 2022-12-01
US11729527B2 (en) 2023-08-15
CN113363271A (zh) 2021-09-07

Similar Documents

Publication Publication Date Title
JP2517375B2 (ja) 固体撮像装置および該装置に用いられる電荷転送装置ならびにその製造方法
US8193479B2 (en) Very small image sensor
US7385272B2 (en) Method and apparatus for removing electrons from CMOS sensor photodetectors
JPWO2019098035A1 (ja) 光検出素子およびその製造方法
US20230207582A1 (en) Photo diode with dual backside deep trench isolation depth
JP2009277722A (ja) 固体撮像装置及びその製造方法
US7635880B2 (en) Method and apparatus for proximate CMOS pixels
US20060145203A1 (en) Method and apparatus for controlling charge transfer in CMOS sensors with an implant by the transfer gate
KR20070096909A (ko) 고체 촬상 장치 및 그 제조 방법
JP5329142B2 (ja) イメージセンサ
JP2008153566A (ja) 固体撮像装置及びその製造方法
CN114023776A (zh) 光电传感器及其制作方法
US7777168B2 (en) Image sensor circuit and method comprising one-transistor pixels
CN110444555B (zh) 半导体器件及其制造方法
CN113363271B (zh) 感光阵列及成像设备
CN110085608B (zh) 一种高性能cmos成像传感器结构及其制作方法
CN113363273B (zh) 感光阵列及成像装置
CN113363272B (zh) 感光阵列及制造方法、成像装置
JP2012015160A (ja) 固体撮像装置及びその製造方法
US20060146156A1 (en) Method and apparatus for controlling charge transfer in CMOS sensors with a graded transfer gate work function
CN100499149C (zh) Cmos图像传感器及其制造方法
CN110854146A (zh) 一种改善小像素cmos图像传感器性能的结构和工艺方法
CN112397539B (zh) 图像传感器及其制作方法
JP4025208B2 (ja) 固体撮像素子およびその製造方法
KR100259084B1 (ko) 고체촬상소자및이의제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address

Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province

Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd.

Country or region after: China

Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province

Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd.

Country or region before: China