CN113348537A - 半导体装置和半导体装置的制造方法 - Google Patents

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Abstract

本申请发明的半导体装置具备基板、重叠于该基板上的多个半导体层、和设置于该多个半导体层上的栅电极、漏电极和源电极;该多个半导体层各自具有由GaN形成的沟道层和与该沟道层的上表面相接而设置且由AlxGa1-xN形成的阻挡层,该多个半导体层中最上面的半导体层所具有的沟道层的碳浓度低于该多个半导体层中除该最上面的半导体层以外的半导体层所具有的沟道层的碳浓度的平均值。

Description

半导体装置和半导体装置的制造方法
技术领域
本发明涉及半导体装置和半导体装置的制造方法。
背景技术
在专利文献1中公开了异质结构场效应晶体管,其在高纯度的GaN层的上方和下方设置添加了杂质的AlGaN层且具有将异质界面2段形成而成的异质层叠膜。在源-漏间的各异质界面的GaN层侧分别形成沟道。根据该结构,在设备深度方向并列形成多个沟道,ON电阻与沟道数量成反比例地减少。因此,能够减少通电损耗。
现有技术文献
专利文献
专利文献1:国际公开第2000/65663号
发明内容
在如专利文献1的异质结构场效应晶体管中,在沟道层以高浓度摄入碳,有电流崩塌变得显著的风险。另外,在异质结构场效应晶体管中,有产生漏电流的风险。
本发明是为了解决上述问题而进行的,其目的在于得到能够抑制电流崩塌和漏电流的半导体装置和半导体装置的制造方法。
本申请发明的半导体装置具备:基板,重叠于该基板上的多个半导体层,和设置于该多个半导体层上的栅电极、漏电极和源电极;该多个半导体层各自具有由GaN形成的沟道层和与该沟道层的上表面相接而设置且由AlxGa1-xN形成的阻挡层,该多个半导体层中最上面的半导体层所具有的沟道层的碳浓度低于该多个半导体层中除该最上面的半导体层以外的半导体层所具有的沟道层的碳浓度的平均值。
本申请发明的半导体装置的制造方法具备:第1工序,供给Ga原料气体和N原料气体,在基板上生长由GaN形成的下部沟道层;第2工序,供给该Ga原料气体、该N原料气体和Al原料气体,以与该下部沟道层的上表面相接的方式生长由AlxGa1-xN形成的下部阻挡层;第3工序,在使V/III比大于该第1工序的状态下供给该Ga原料气体和该N原料气体,在该下部阻挡层上生长由GaN形成的上部沟道层;第4工序,供给该Ga原料气体、该N原料气体和该Al原料气体,以与该上部沟道层的上表面相接的方式生长由AlxGa1-xN形成的上部阻挡层;以及在该上部阻挡层上形成栅电极、漏电极和源电极的工序。
在本申请发明的半导体装置中,多个半导体层中最上面的半导体层所具有的沟道层的碳浓度低于下层的沟道层的碳浓度的平均值。通过使容易受到陷阱(trap)影响的最上面的沟道层的碳浓度降低,能够有效地抑制电流崩塌。另外,能够较高地设定下层的沟道层的碳浓度。因此,能够得到由碳带来的抑制漏电流的效果。
在本申请发明的半导体装置的制造方法中,在第3工序中,在使V/III比大于第1工序的状态下生长上部沟道层。因此,上部沟道层的碳浓度低于下部沟道层的碳浓度。通过使容易受到陷阱影响的上部沟道层的碳浓度降低,能够有效抑制电流崩塌。另外,能够较高地设定下部沟道层的碳浓度。因此,在下部沟道层能够得到由碳带来的抑制漏电流的效果。
附图说明
图1是实施方式1的半导体装置的截面图。
图2是说明实施方式1的半导体装置的制造方法的图。
图3是实施方式1的变形例的半导体装置的截面图。
图4是说明实施方式2的半导体装置的制造方法的图。
图5是说明比较例的半导体装置的制造方法的图。
图6是说明实施方式3的半导体装置的制造方法的图。
具体实施方式
对于本发明的实施方式的半导体装置和半导体装置的制造方法,参照附图来说明。对相同或相应的构成要素标记相同符号,有时省略重复说明。
实施方式1.
图1是实施方式1的半导体装置100的截面图。半导体装置100是利用了二维电子气体的高电子迁移率晶体管(HEMT,High Electron Mobility transistor)。半导体装置100由第III族氮化物半导体外延晶片形成。半导体装置100具备基板10、核形成层12、高电阻层14、下部半导体层17、上部半导体层21、栅电极24、漏电极26和源电极28。应予说明,图1并非表示实际的各层厚度的比率。
基板10由碳化硅形成。基板10不限于SiC,也可以由Si、蓝宝石或GaN单晶形成。基板10的材料只要适合于GaN的外延生长即可。基板10优选为在高电阻下显示半绝缘性的导电型,但是不限定于此。
在基板10上设置有由AlN形成的核形成层12。核形成层12的厚度例如为30nm。核形成层1不限于AlN,也可以是AlxGa1-xN。另外,核形成层1也可以是重叠组成不同的多个AlxGa1-xN而成的多层结构。
在核形成层12上设置有高电阻层14。高电阻层14由GaN形成。高电阻层14的厚度例如为300nm。
在高电阻层14上设置有下部半导体层17。下部半导体层17具有由GaN形成的下部沟道层16和与下部沟道层16的上表面相接而设置且由AlxGa1-xN形成的下部阻挡层18。这里,0<x<1。
下部沟道层16是没有进行有意掺杂的未掺杂层。下部沟道层16包含碳作为杂质。下部沟道层16的膜厚例如为1000nm。另外,下部阻挡层18的膜厚为5~10nm左右,优选为10nm左右。应予说明,可以不设置高电阻层14而将下部沟道层16形成在核形成层12上。
在下部沟道层16中在与下部阻挡层18的界面形成下部二维电子气体层16a。作为电子行进层的下部沟道层16和作为电子供给层的下部阻挡层18形成异质结。在异质界面,通过极化效果而积蓄电子,形成高浓度的二维电子气体。下部二维电子气体层16a是形成有二维电子气体的层。
在下部半导体层17上设置有上部半导体层21。上部半导体层21具有由GaN形成的上部沟道层20和与上部沟道层20的上表面相接而设置且由AlxGa1-xN形成的上部阻挡层22。这里,0<x<1。
上部沟道层20是没有进行有意掺杂的未掺杂层。上部沟道层20包含碳作为杂质。上部沟道层20的碳浓度低于下部沟道层16的碳浓度。上部沟道层20的膜厚为5~15nm,优选为10nm。上部阻挡层22的膜厚例如为20nm。
在上部沟道层20中在与上部阻挡层22的界面形成有上部二维电子气体层20a。作为电子行进层的上部沟道层20和作为电子供给层的上部阻挡层22形成异质结。在异质界面,通过极化效果而积蓄电子,形成高浓度的二维电子气体。上部二维电子气体层20a是形成有二维电子气体的层。
应予说明,如果下部二维电子气体层16a与上部二维电子气体层20a的距离太远,则在设备运行时有时不能以多个沟道的形式进行有意的运行。因此,下部阻挡层18与上部沟道层20的膜厚的和优选为20nm以下。由此,能够在设备运行时使多个沟道稳定地发挥功能。
另外,下部阻挡层18优选以AlxGa1-xN的x成为0.2以上的方式进行结构设计。由于下部阻挡层18的膜厚薄,所以有时在下部沟道层16不易形成二维电子气体。通过将下部阻挡层18的x设计得足够大,能够在下部沟道层16可靠地形成二维电子气体。
在上部半导体层21上设置有栅电极24、漏电极26和源电极28。另外,在上部阻挡层22与栅电极24、漏电极26和源电极28之间可以设计盖层。盖层由GaN等氮化物半导体形成。
图2是说明实施方式1的半导体装置100的制造方法的图。图2表示从下部阻挡层18的形成工序到上部阻挡层22的形成工序的条件序列。图2的横轴、纵轴不一定表示正确的比率。
下部沟道层16、下部阻挡层18、上部沟道层20、上部阻挡层22是半导体外延层。这些层通过有机金属化学气相沉积(MOCVD:Metalorganic chemical vapor deposition)法而形成。不限于此,也可以使用分子线外延法等生长法。
在半导体外延层的形成中,使用三甲基镓(TMGa)或三乙基镓(TEGa)作为Ga原料气体,使用三甲基铝(TMAl)作为Al原料气体。另外,使用氨作为N原料气体。载气为氢气或氮气。各原料气体不限定于这些。
首先,在生长炉内,在基板10上形成核形成层12。核形成层12形成时的炉内的生长温度例如为1100度。接着,在核形成层12上形成高电阻层14。在形成高电阻层14时,使用Cp2Fe作为掺杂气体。由此,在高电阻层14中添加铁例如1×1018cm-3。生长条件例如生长温度为1050度、生长压力为200mbar、V/III比为1000。应予说明,用于高电阻层14的高电阻化的添加元素不限于Fe,也可以是碳。另外,可以同时使用铁和碳两者。
接着,实施第1工序。在第1工序中,在生长炉内向基板10供给Ga原料气体和N原料气体,在高电阻层14上使下部沟道层16生长。下部沟道层16的生长条件可以与高电阻层14相同,也可以改变。
在形成下部沟道层16后,停止作为第III族原料气体的Ga原料气体的供给。另外,提高生长温度,降低生长压力。升温和降压完成后,实施第2工序。在第2工序中,在生长炉内向基板10供给Ga原料气体、N原料气体和Al原料气体,以与下部沟道层16的上表面相接的方式使下部阻挡层18生长。
这里,生长温度越高,越能够提高AlGaN的结晶品质。另外,生长压力越低,越能够抑制在TMAl气体与其他原料气体之间发生的寄生反应。由此,能够抑制在除基板10上以外的原料消耗。在下部阻挡层18中可以掺杂硅或氧。生长条件例如生长温度为1100度、生长压力为50mbar。
在形成下部沟道层16后,停止Al原料气体和Ga原料气体的供给。另外,进行生长温度的降温和生长压力的高压化。到达目标的炉内气氛后,开始Ga原料气体的供给而实施第3工序。在第3工序中,供给Ga原料气体和N原料气体,在下部阻挡层18上使上部沟道层20生长。
在第3工序中,使生长温度、生长压力或V/III比中的任一个高于第1工序。由此,能够使上部沟道层20的碳浓度低于下部沟道层16的碳浓度。另外,可以同时提高生长温度、生长压力或V/III比中的多个。
形成上部沟道层20后,停止Ga原料气体的供给,进行生长温度的升压和生长压力的低压化。到达目标的炉内气氛后,实施第4工序。与第2工序同样地在高温、低压的生长条件下实施第4工序。在第4工序中,供给Ga原料气体、N原料气体和Al原料气体,以与上部沟道层20的上表面相接的方式使上部阻挡层22生长。上部阻挡层22的生长条件可以与下部阻挡层18生长时相同,也可以不同。在上部阻挡层22中可以掺杂硅或氧。
接着,在上部阻挡层22上形成栅电极24、漏电极26和源电极28。
半导体装置100是由第III族氮化物半导体形成的高电子迁移率晶体管。一般而言,第III族氮化物半导体是能够以高输出、高效率、宽带域运行的电子设备材料。另外,高电子迁移率晶体管能够将由半导体异质结引起的高迁移率的二维电子气体作为沟道而高速运行。进而,在半导体装置100中,并列形成多个二维电子气体。由此,与二维电子气体层为一层的情况相比,能够减少ON电阻。因此,能够减少通电损耗,能够进一步高速运行。
这里,通常在高电子迁移率晶体管中,由于沟道层所包含的碳的影响而电子被捕获,有时产生电流崩塌。这里,电流崩塌是指在向电极施加电压来运行设备的情况下,电子被陷阱捕获,漏电流减少的现象。
在本实施方式中,上部二维电子气体层20a的电子容易受到对电极施加的高电压的影响。此时,上部二维电子气体层20a的电子受到上部阻挡层22的表面的陷阱和上部沟道层20内的陷阱这两者的影响。因此,容易产生电流崩塌。因此,如果在上部沟道层20中以高浓度摄入碳,则有电流崩塌变得显著的风险。与此相对,在下部二维电子气体层16a中,在下部阻挡层18的上表面进一步层叠有其他半导体层。因此,与上部二维电子气体层20a相比,不易受到表面陷阱的影响。
另外,通常在高电子迁移率晶体管中有时产生漏电流。该漏电流通过例如由氮空位引起的载气的存在而产生。该漏电流通常可以通过碳的掺杂而减少。因此,如果降低沟道层的碳浓度,则有可能漏电流变大。
在本实施方式的半导体装置100中,上部沟道层20的碳浓度低于下部沟道层16的碳浓度。通过使容易受到陷阱的影响的上部沟道层20的碳浓度降低,能够有效抑制电流崩塌。另外,能够较高地设定不易受到表面陷阱的影响的下部沟道层16的碳浓度。因此,能够确保由碳带来的抑制漏电流的效果。
特别是,相对于上部沟道层20为10nm左右的薄层,下部沟道层16为1000nm。厚的下部沟道层16的碳浓度容易影响漏电流。通过较高地设定下部沟道层16的碳浓度,能够有效抑制漏电流。
碳浓度的最佳值由晶体管的电场设计等而定。上部沟道层20的碳浓度可以是3×1016cm-3以下,下部沟道层16的碳浓度可以是1×1016cm-3。更具体而言,上部沟道层20的碳浓度可以是2×1016cm-3,下部沟道层16的碳浓度可以是4×1016cm-3
图3是实施方式1的变形例的半导体装置200的截面图。在实施方式1中2段地形成了具有沟道层和阻挡层的层叠结构的上部半导体层21和下部半导体层17。作为该变形例,可以3段以上地形成具有沟道层和阻挡层的层叠结构的半导体层。
变形例的半导体装置200具备重叠于基板10上的多个半导体层31、32、33。多个半导体层31、32、33各自具有沟道层31a、32a、33a和阻挡层31b、32b、33b。对于多个半导体层31、32、33,各自形成二维电子气体层31d、32d、33d。因此,形成3层以上的二维电子气体。因此,能够使ON电阻与二维电子气体层31d、32d、33d的数量成反比例地减少。
在半导体装置200中,将多个半导体层31、32、33中最上面的半导体层33所具有的沟道层33a的碳浓度设定为低于除最上面的半导体层33以外的半导体层31、32所具有的沟道层31a、32a的碳浓度的平均值。由此,能够得到抑制电流崩塌和抑制漏电流的效果。
另外,在半导体装置200中,最上面的半导体层33所具有的沟道层33a比除最上面的半导体层33以外的半导体层31所具有的沟道层31a薄。由此,通过下层的沟道层31a能够有效抑制漏电流。
另外,在半导体装置200中,与实施方式1同样地,在除最上面的半导体层33以外的半导体层31、32所具有的阻挡层31b、32b中,x可以为0.2以上。由此,能够在下层的半导体层31、32中可靠地形成二维电子气体。
另外,在半导体装置200中,与实施方式1同样地,最上面的半导体层33所具有的沟道层33a的碳浓度可以为3×1016cm-3以下。另外,除最上面的半导体层33以外的半导体层31、32所具有的沟道层31a、32a的碳浓度的平均值可以为1×1016cm-3以上。
另外,为了减少二维电子气体层31d、32d、33d彼此的距离,最上面的沟道层33a与最上面的半导体层33的正下方的半导体层32所具有的阻挡层32b的膜厚的和可以为20nm以下。另外,沟道层32a与阻挡层31b的膜厚的和可以为20nm以下。
另外,最上面的半导体层33的正下方的半导体层32所具有的阻挡层32b与最上面的沟道层33a相接。由此,能够减少二维电子气体层31d、32d、33d彼此的距离。
这些变形能够适当地应用于以下的实施方式涉及的半导体装置和半导体装置的制造方法。应予说明,以下的实施方式的半导体装置和半导体装置的制造方法与实施方式1的共同点很多,因此以与实施方式1的不同点为中心进行说明。
实施方式2.
图4是说明实施方式2的半导体装置100的制造方法的图。由本实施方式的制造方法制造的半导体装置100的结构与实施方式1同样。图4表示从下部沟道层16的形成工序到上部阻挡层22的形成工序的条件序列。
在与第2工序的生长条件匹配地预先将生长温度升温、使生长压力降低的状态下实施第1工序。实施第1工序后,维持生长压力、生长温度和载气流量,开始供给Al原料气体,实施第2工序。在第1工序与第2工序之间不设置待机时间。因此,不进行生长中断地连续形成下部沟道层16和下部阻挡层18。
实施第2工序后,维持生长压力、生长温度和载气流量,停止供给Al原料气体,实施第3工序。在第2工序与第3工序之间不设置待机时间。因此,不进行生长中断地连续形成下部阻挡层18和上部沟道层20。
在第3工序中,在V/III比大于第1工序的状态下使上部沟道层20生长。即,与第1工序相比,减少Ga原料气体的供给量,增加N原料气体的供给量。不限于此,也可以实施减少Ga原料气体的供给量或增加N原料气体的供给量中的一者。由此,能够抑制碳被摄入到GaN中。因此,能够使上部沟道层20的碳浓度低于下部沟道层16的碳浓度。第1工序的V/III比例如为1000,第3工序的V/III比例如为10000。
形成上部沟道层20后,维持生长压力、生长温度和载气流量,开始供给Al原料气体,实施第4工序。在第3工序与第4工序之间不设置待机时间。因此,不进行生长中断地连续形成上部沟道层20和上部阻挡层22。在第4工序中,Ga原料气体和N原料气体的供给量返回到与第1工序相同的状态。
这样,在本实施方式中,从第1工序到第4工序,保持生长压力和生长温度恒定。另外,不进行生长中断地连续形成下部沟道层16、下部阻挡层18、上部沟道层20和上部阻挡层22。
图5是说明比较例的半导体装置100的制造方法的图。在图5所示的实施方式1的制造方法中,由于生长炉内气氛的转变,在工序间产生生长中断工序。在生长中断工序中,基板10的表面在高温下暴露于氢气等载气气氛。由此,有时产生蚀刻。
在第2工序与第3工序之间的生长中断工序中,下部阻挡层18被蚀刻。由此,产生下部阻挡层18的表面粗糙。上部沟道层20延续下部阻挡层18的粗糙而生长。在上部沟道层20足够厚的情况下,能够恢复表面的平坦性。但是,在本实施方式中,上部沟道层20薄。在这种情况下,上部沟道层20的表面容易成为产生粗糙的状态。
此时,在上部沟道层20与上部阻挡层22的界面形成陷阱等,设备特性降低。另外,由于蚀刻而下部阻挡层18的膜厚减少,有可能得不到预期的结构。
进而,在第3工序与第4工序之间的生长中断工序中,上部沟道层20被蚀刻。特别是GaN比AlxGa1-xN更容易被蚀刻。因此,在第3工序与第4工序之间的生长中断工序中,有时上部沟道层20全部消失。在这种情况下,除了设备特性降低之外,还有不形成上部二维电子气体层20a的风险。
与此相对,在本实施方式中,不进行生长中断。在该情况下,不产生由生长中断中的蚀刻导致的对界面的损伤。因此,能够抑制设备特性的降低。另外,能够在上层再现性良好地得到下层的平坦性。另外,能够稳定地形成二维电子气体的层叠结构。
另外,在本实施方式中,在第3工序中提高V/III比。在V/III比高的情况下,有时迁移不足而生长表面粗糙。但是,在上部沟道层20的膜厚为10nm左右的情况下,在延续下层的平坦性的状态下完成生长。因此,能够抑制生长表面的粗糙。
另外,提高V/III比而调节碳浓度在不进行生长中断的情况下特别有效。在不进行生长中断的情况下,不能改变炉内压力和温度。也就是说,能够变更的生长条件只有原料气体流量。这里,可以预先设置多条相同的原料气体线,在切换工序时切换所使用的线。由此,能够在不给炉内带来冲击的情况下改变原料气体的流量。
另外,如上所述,为了避免形成AlxGa1-xN时的寄生反应,形成下部阻挡层18和上部阻挡层22时的生长压力优选低。在该情况下,如果不进行生长中断,则在生长压力低的状态下形成上部沟道层20。此时,在上部沟道层20中大量摄入来自原料气体的未分解的甲基,有可能提高碳浓度。因此,上部沟道层20的碳浓度与下部沟道层16相比大幅度提高,有显著地出现电流崩塌的风险。
与此相对,在本实施方式中,在第3工序中提高V/III比。因此,能够抑制碳被摄入到GaN中。因此,即使在生长压力低的状态下,也能够抑制上部沟道层20的碳浓度。
作为本实施方式的变形例,也可以不进行生长中断地实施从第1工序到第4工序中的一部分工序。例如,从第2工序到第4工序,可以保持生长压力、生长温度和载气流量恒定。在该情况下,实施第1工序后将生长温度升温,使生长压力降低。然后,不进行生长中断地连续形成下部阻挡层18、上部沟道层20和上部阻挡层22。
另外,在如半导体装置200那样3段以上地形成有沟道层和阻挡层的层叠结构的结构中也可以应用本实施方式的制造方法。在该情况下,例如保持生长温度和生长压力恒定地实施从形成最下面的阻挡层的工序到形成最上面的阻挡层的工序。即,不进行生长中断地连续形成从最下面的阻挡层到最上面的阻挡层。
在该情况下,以最上面的沟道层的碳浓度低于除最上面的沟道层以外的沟道层的碳浓度的平均值的方式,在形成各沟道层时控制V/III比。
实施方式3.
图6是说明实施方式3的半导体装置100的制造方法的图。由本实施方式的制造方法制造的半导体装置100的结构与实施方式1同样。图6表示从下部沟道层16的形成工序到上部阻挡层22的形成工序的条件序列。
在本实施方式中,在第2工序之前和第4工序之前具备提前供给工序。提前供给工序是不供给Ga原料气体而供给Al原料气体的工序。通过Al原料气体的提前供给,在沟道层与阻挡层的异质界面抑制Al组成的迁移层的形成。另外,在异质界面,Al组成的迁移层变薄。由此,提高异质界面的陡峭性,能够提高设备特性。
不限于此,在第1工序与第2工序之间或第3工序与第4工序之间,可以具备不供给Ga原料气体而供给Al原料气体的工序。
应予说明,各实施方式中说明的技术特征可以适当地组合使用。
符号说明
100、200半导体装置,10基板,16下部沟道层,17下部半导体层,18下部阻挡层,20上部沟道层,21上部半导体层,22上部阻挡层,24栅电极,26漏电极,28源电极,31、32、33半导体层,31a、32a、33a沟道层,31b、32b、33b阻挡层

Claims (13)

1.一种半导体装置,其特征在于,具备:
基板,
重叠于所述基板上的多个半导体层,和
设置于所述多个半导体层上的栅电极、漏电极和源电极;
所述多个半导体层各自具有由GaN形成的沟道层和与所述沟道层的上表面相接而设置且由AlxGa1-xN形成的阻挡层,
所述多个半导体层中最上面的半导体层所具有的沟道层的碳浓度低于所述多个半导体层中除所述最上面的半导体层以外的半导体层所具有的沟道层的碳浓度的平均值。
2.根据权利要求1所述的半导体装置,其特征在于,对于各个所述多个半导体层,在所述沟道层中在与所述阻挡层的界面形成有二维电子气体。
3.根据权利要求1或2所述的半导体装置,其特征在于,所述最上面的半导体层所具有的所述沟道层比所述多个半导体层中除所述最上面的半导体层以外的半导体层所具有的沟道层薄。
4.根据权利要求1~3中任一项所述的半导体装置,其特征在于,所述最上面的半导体层所具有的所述沟道层的碳浓度低于所述多个半导体层中所述最上面的半导体层的正下方的半导体层所具有的沟道层的碳浓度。
5.根据权利要求1~4中任一项所述的半导体装置,其特征在于,所述最上面的半导体层所具有的所述沟道层与所述多个半导体层中所述最上面的半导体层的正下方的半导体层所具有的阻挡层相接。
6.根据权利要求1~5中任一项所述的半导体装置,其特征在于,所述最上面的半导体层所具有的所述沟道层与所述多个半导体层中所述最上面的半导体层的正下方的半导体层所具有的阻挡层的膜厚的和为20nm以下。
7.根据权利要求1~6中任一项所述的半导体装置,其特征在于,在除所述最上面的半导体层以外的半导体层所具有的阻挡层中,x为0.2以上。
8.根据权利要求1~7中任一项所述的半导体装置,其特征在于,所述最上面的半导体层所具有的所述沟道层的所述碳浓度为3×1016cm-3以下。
9.根据权利要求1~8中任一项所述的半导体装置,其特征在于,除所述最上面的半导体层以外的半导体层所具有的所述沟道层的碳浓度的平均值为1×1016cm-3以上。
10.一种半导体装置的制造方法,其特征在于,具备:
第1工序,供给Ga原料气体和N原料气体,在基板上使由GaN形成的下部沟道层生长,
第2工序,供给所述Ga原料气体、所述N原料气体和Al原料气体,以与所述下部沟道层的上表面相接的方式使由AlxGa1-xN形成的下部阻挡层生长,
第3工序,在使V/III比大于所述第1工序的状态下供给所述Ga原料气体和所述N原料气体,在所述下部阻挡层上使由GaN形成的上部沟道层生长,
第4工序,供给所述Ga原料气体、所述N原料气体和所述Al原料气体,以与所述上部沟道层的上表面相接的方式使由AlxGa1-xN形成的上部阻挡层生长,和
在所述上部阻挡层上形成栅电极、漏电极和源电极的工序。
11.根据权利要求10所述的半导体装置的制造方法,其特征在于,从所述第2工序到所述第4工序保持生长压力和生长温度恒定。
12.根据权利要求10或11所述的半导体装置的制造方法,其特征在于,不进行生长中断地连续形成所述下部阻挡层、所述上部沟道层和所述上部阻挡层。
13.根据权利要求10~12中任一项所述的半导体装置的制造方法,其特征在于,在所述第1工序与所述第2工序之间或者所述第3工序与所述第4工序之间具备不供给所述Ga原料气体而供给所述Al原料气体的工序。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060131607A1 (en) * 2003-02-25 2006-06-22 Sumitomo Chemical Company, Limited Compound semiconductor device and process for producing the same
CN103545361A (zh) * 2012-07-10 2014-01-29 富士通株式会社 化合物半导体器件及其制造方法、电源装置和高频放大器
CN103715246A (zh) * 2012-09-28 2014-04-09 富士通株式会社 半导体装置
CN105304783A (zh) * 2014-06-18 2016-02-03 株式会社东芝 半导体装置
CN106158946A (zh) * 2014-10-02 2016-11-23 株式会社东芝 具有周期性碳掺杂的氮化镓的高电子迁移率晶体管
CN107408511A (zh) * 2015-03-09 2017-11-28 爱沃特株式会社 化合物半导体基板

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000065663A1 (fr) 1999-04-26 2000-11-02 Kansai Research Institute Transistor a heterostructure a effet de champ
US6992319B2 (en) * 2000-07-18 2006-01-31 Epitaxial Technologies Ultra-linear multi-channel field effect transistor
JP4967708B2 (ja) * 2007-02-27 2012-07-04 富士通株式会社 化合物半導体装置及びそれを用いたドハティ増幅器
JP2011077396A (ja) * 2009-09-30 2011-04-14 Panasonic Corp テラヘルツ波放射素子
JP6214978B2 (ja) * 2013-09-17 2017-10-18 株式会社東芝 半導体装置
US20170256407A1 (en) * 2014-09-09 2017-09-07 Sharp Kabushiki Kaisha Method for producing nitride semiconductor stacked body and nitride semiconductor stacked body
JP6233476B2 (ja) * 2016-09-07 2017-11-22 富士通株式会社 化合物半導体装置
TWI793076B (zh) * 2017-06-30 2023-02-21 晶元光電股份有限公司 半導體元件

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060131607A1 (en) * 2003-02-25 2006-06-22 Sumitomo Chemical Company, Limited Compound semiconductor device and process for producing the same
CN103545361A (zh) * 2012-07-10 2014-01-29 富士通株式会社 化合物半导体器件及其制造方法、电源装置和高频放大器
CN103715246A (zh) * 2012-09-28 2014-04-09 富士通株式会社 半导体装置
CN105304783A (zh) * 2014-06-18 2016-02-03 株式会社东芝 半导体装置
CN106158946A (zh) * 2014-10-02 2016-11-23 株式会社东芝 具有周期性碳掺杂的氮化镓的高电子迁移率晶体管
CN107408511A (zh) * 2015-03-09 2017-11-28 爱沃特株式会社 化合物半导体基板

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