CN113314670A - 电容器、包括其的半导体器件和电子设备、以及制造电容器的方法 - Google Patents

电容器、包括其的半导体器件和电子设备、以及制造电容器的方法 Download PDF

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Abstract

公开电容器、包括其的半导体器件和电子设备、以及制造电容器的方法。所述电容器包括:底部电极;在所述底部电极上方的顶部电极;在所述底部电极和所述顶部电极之间的介电膜;以及在所述顶部电极和所述介电膜之间的掺杂Al2O3膜,其中所述掺杂Al2O3膜包括第一掺杂剂,并且包括与所述第一掺杂剂相同的元素的氧化物具有比Al2O3的介电常数高的介电常数。

Description

电容器、包括其的半导体器件和电子设备、以及制造电容器的 方法
对相关申请的交叉引用
本申请要求2020年2月26日在韩国知识产权局提交的韩国专利申请No.10-2020-0023706的权益,将其公开内容全部通过引用引入本文中。
技术领域
本公开内容涉及电容器、半导体器件、电子设备、以及制造电容器的方法。
背景技术
随着集成电路器件的缩小,被电容器占据的空间已经减小。电容器包括顶部电极和底部电极以及在这些电极之间的介电膜,其中介电膜采用具有高的介电常数的介电材料以使电容器呈现出高的电容。泄漏电流可流过电容器的内部。可需要用于在减少流过电容器的内部的泄漏电流的同时使电容的降低减少和/或最小化的技术。
发明内容
提供具有优异的泄漏电流阻挡性质并且具有高的电容的电容器。
提供包括具有优异的泄漏电流阻挡性质并且具有高的电容的电容器的半导体器件和电子设备。
提供制造具有优异的泄漏电流阻挡性质并且具有高的电容的电容器的方法。
然而,本公开内容不限于以上阐明的方面。
另外的方面将部分地在随后的描述中阐明,且部分地将由所述描述明晰,或者可通过本公开内容的所提供的实施方式的实践获悉。
根据一种实施方式的方面,电容器包括:底部电极;在所述底部电极上方的顶部电极;在所述底部电极和所述顶部电极之间的介电膜;以及在所述顶部电极和所述介电膜之间的掺杂Al2O3膜。所述掺杂Al2O3膜包括第一掺杂剂,并且包括与所述第一掺杂剂相同的元素的氧化物具有比Al2O3的介电常数高的介电常数。
在一些实施方式中,所述第一掺杂剂可包括如下之一:Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu。
在一些实施方式中,所述掺杂Al2O3膜可以大于0原子%且小于50原子%的量包括所述第一掺杂剂。
在一些实施方式中,所述掺杂Al2O3膜可进一步包括与所述第一掺杂剂不同的第二掺杂剂,并且包括与所述第二掺杂剂相同的元素的氧化物可具有比Al2O3的介电常数高的介电常数。
在一些实施方式中,所述第二掺杂剂可包括如下之一:Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu。
在一些实施方式中,所述第一掺杂剂和所述第二掺杂剂可以共计大于0原子%且小于50原子%的量存在于所述掺杂Al2O3膜中。
在一些实施方式中,所述底部电极可直接接触所述介电膜。
在一些实施方式中,所述电容器可进一步包括在所述底部电极和所述介电膜之间的界面膜,并且所述界面膜可包括氧化物,所述氧化物包括包含在所述底部电极中的金属元素。
在一些实施方式中,所述底部电极可包括由MM'N表示的金属氮化物,并且所述界面膜可包括由MM'ON表示的金属氧氮化物,其中M可为金属元素,M'可为与M不同的元素,N可为氮,且O可为氧。
在一些实施方式中,所述底部电极可以大于0原子%且小于或等于1原子%的量包括碳杂质。
在一些实施方式中,M可为Be、B、Na、Mg、Al、Si、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、或U。
在一些实施方式中,M'可为H、Li、Be、B、Na、Mg、Al、Si、P、S、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、As、Se、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、或U。
在一些实施方式中,所述金属氮化物可由MxM'yNz表示,其中可满足0<x≤2,0<y≤2,和0<z≤4。
在一些实施方式中,所述介电膜可具有大于0纳米(nm)且小于5nm的厚度,和所述掺杂Al2O3膜可具有大于0nm且小于2nm的厚度。
在一些实施方式中,所述顶部电极可直接接触所述掺杂Al2O3膜的顶表面,并且所述介电膜可直接接触所述掺杂Al2O3膜的底表面。
在一些实施方式中,所述顶部电极可包括TiN、MoN、CoN、TaN、TiAlN、TaAlN、W、Ru、RuO2、SrRuO3、Ir、IrO2、Pt、PtO、(Ba,Sr)RuO3(BSRO)、CaRuO3(CRO)、(La,Sr)CoO3(LSCO)、或其组合。
根据另一实施方式的方面,半导体器件包括:基材(基底、基板);在所述基材上的栅结构;第一源/漏区域和第二源/漏区域,两者均布置在所述基材的上部中;以及在所述基材上的电容器。所述电容器包括底部电极、顶部电极、在所述底部电极和所述顶部电极之间的介电膜、以及在所述顶部电极和所述介电膜之间的掺杂Al2O3膜。所述底部电极电连接至所述第一源/漏区域。所述顶部电极在所述底部电极上方。所述掺杂Al2O3膜包括第一掺杂剂。包括与所述第一掺杂剂相同的元素的氧化物具有比Al2O3的介电常数高的介电常数。
在一些实施方式中,所述掺杂Al2O3膜可进一步包括与所述第一掺杂剂不同的第二掺杂剂。包括与所述第二掺杂剂相同的元素的氧化物可具有比Al2O3的介电常数高的介电常数。
在一些实施方式中,所述第一掺杂剂和所述第二掺杂剂可选自Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu之中的不同元素。
在一些实施方式中,所述掺杂Al2O3膜可以共计大于0原子%且小于50原子%的量包括所述第一掺杂剂和所述第二掺杂剂。
在一些实施方式中,所述底部电极可包括由MM'N表示的金属氮化物,其中M可为金属元素,M'可为与M不同的元素,N可为氮,且O可为氧。
在一些实施方式中,M可为Be、B、Na、Mg、Al、Si、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、或U。M'可为H、Li、Be、B、Na、Mg、Al、Si、P、S、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、As、Se、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、或U。
在一些实施方式中,所述金属氮化物可由MxM'yNz表示,其中可满足0<x≤2,0<y≤2,和0<z≤4。
在一些实施方式中,所述顶部电极可直接接触所述掺杂Al2O3膜的顶表面,并且所述介电膜可直接接触所述掺杂Al2O3膜的底表面。
根据另一实施方式,制造电容器的方法包括:形成底部电极;在所述底部电极上形成介电膜;在所述介电膜上形成掺杂Al2O3膜;和在所述掺杂Al2O3膜上形成顶部电极。所述掺杂Al2O3膜包括第一掺杂剂。包括与所述第一掺杂剂相同的元素的氧化物具有比Al2O3的介电常数高的介电常数。
在一些实施方式中,所述形成掺杂Al2O3膜可包括在所述介电膜上形成Al2O3膜并且对所述介电膜和所述Al2O3膜进行热处理。所述介电膜可包括与所述第一掺杂剂相同的元素的氧化物。所述进行热处理可包括通过所述热处理使与所述第一掺杂剂相同的元素从所述介电膜扩散到所述Al2O3膜中以提供所述掺杂Al2O3膜。所述第一掺杂剂可为Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、或Lu。
在一些实施方式中,所述形成掺杂Al2O3膜可包括:通过原位法(原位工艺)将Al、O和与所述第一掺杂剂相同的元素沉积在所述介电膜上,其中与所述第一掺杂剂相同的元素可为Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、或Lu。
在一些实施方式中,所述掺杂Al2O3膜可进一步包括与所述第一掺杂剂不同的第二掺杂剂,并且包括与所述第二掺杂剂相同的元素的氧化物可具有比Al2O3的介电常数高的介电常数。
在一些实施方式中,所述形成掺杂Al2O3膜可包括:在所述介电膜上形成另外的氧化物膜;在所述另外的氧化物膜上形成Al2O3膜;和进行热处理。所述热处理可对所述介电膜、所述另外的氧化物膜和所述Al2O3膜进行。所述介电膜和所述另外的氧化物膜可分别包括包含选自Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu之中的两种不同元素的氧化物。可通过所述热处理使选自Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu之中并且分别在所述介电膜和所述另外的氧化物膜中的两种不同元素扩散到所述Al2O3膜中。所述第一掺杂剂和所述第二掺杂剂可分别为选自Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu之中并且扩散到所述Al2O3膜中的所述两种不同元素。
在一些实施方式中,所述掺杂Al2O3膜可以共计大于0原子%且小于50原子%的量包括所述第一掺杂剂和所述第二掺杂剂。
在一些实施方式中,所述形成底部电极可包括:在反应室中布置基材;将包括金属-有机配体化合物的第一源供应到所述反应室中;进行第一次吹扫以除去未被吸附到所述基材上的所述第一源的有机配体;将包括卤素化合物的第二源供应到所述反应室中;进行第二次吹扫以除去尚未与所述第二源反应的有机配体;和将氮化剂(nitridant)供应到所述反应室中。
在一些实施方式中,所述金属-有机配体化合物可由MRx表示,其中M可为金属元素,和R可为有机配体,并且x可在0<x≤6的范围内。
在一些实施方式中,M可为Be、B、Na、Mg、Al、Si、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、或U。
在一些实施方式中,R可包括如下的至少一种:C1-C10烷基、C2-C10烯基、羰基(C=O)、C6-C10芳基、C6-C10环烷基、C6-C10环烯基、(C=O)R(其中R为氢或C1-C10烷基)、C1-C10烷氧基、C1-C10脒基(amidinate)、C1-C10烷基酰胺、C1-C10烷基酰亚胺、-N(Q)(Q')(其中Q和Q'各自独立地为C1-C10烷基或氢,并且Q和Q'不同时为氢)、Q(C=O)CN(其中Q为氢或C1-C10烷基)、和C1-C10β-二酮(β-二酮基,β-二酮根)(β-diketonate)。
在一些实施方式中,所述卤素化合物可由M'Ay表示(其中y为大于0的实数且A可为卤族元素。M'可为H、Li、Be、B、Na、Mg、Al、Si、P、S、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、As、Se、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、或U。
在一些实施方式中,A可包括F、Cl、Br、和I的至少一种,并且y可在0<y≤6的范围内。
在一些实施方式中,供应所述第一源、供应所述第二源、和供应所述氮化剂可使用原子层沉积(ALD)工艺进行。
在一些实施方式中,所述氮化剂可包括NH3、N2H2、和N2H4的至少一种。
在一些实施方式中,以上阐明的方法可进一步包括进行热处理以除去所述卤素化合物的卤族元素,所述卤族元素作为反应副产物余留。
在一些实施方式中,所述底部电极可以大于0原子%且小于或等于1原子%的量包括碳杂质。
根据实施方式,电容器包括:底部电极;在所述底部电极上方的顶部电极;在所述底部电极和所述顶部电极之间的介电膜;以及在所述顶部电极和所述介电膜之间的掺杂Al2O3膜。所述掺杂Al2O3膜可包括第一掺杂剂。第一掺杂剂的氧化物可具有比Al2O3的介电常数高的介电常数。
在一些实施方式中,所述掺杂Al2O3膜可进一步包括与所述第一掺杂剂不同的第二掺杂剂。第二掺杂剂的氧化物可具有比Al2O3的介电常数高的介电常数。所述第一掺杂剂和所述第二掺杂剂可为在Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、或Lu之中的不同元素。所述介电膜可包括所述第一掺杂剂的氧化物、所述第二掺杂剂的氧化物、或者所述第一掺杂剂的氧化物和所述第二掺杂剂的氧化物两者。
在一些实施方式中,所述介电膜可包括第一区域和第二区域。所述第一区域可包括所述第一掺杂剂的氧化物。所述第二区域可包括所述第二掺杂剂的氧化物。所述介电膜的所述第二区域可在所述介电膜的所述第一区域和所述掺杂Al2O3膜之间。
在一些实施方式中,半导体器件可包括上述电容器之一。
在一些实施方式中,电子设备可包括上述电容器之一。
附图说明
由结合附图考虑的以下描述,本公开内容的一些实施方式的以上和其它方面、特征和效果将更明晰,其中:
图1为根据实例实施方式的电容器的横截面图;
图2说明归一化的电容变化图;
图3说明泄漏电流变化图;
图4为根据实例实施方式的电容器的横截面图;
图5为根据实例实施方式的半导体器件的横截面图;
图6为根据实例实施方式的半导体器件的横截面图;
图7为说明制造图1的电容器的方法的横截面图;
图8为说明制造图1的电容器的方法的横截面图;
图9为说明制造图1的电容器的方法的横截面图;
图10为说明制造包括由MM'N表示的金属氮化物的底部电极的方法的流程图;
图11A为说明根据图10的制造底部电极的方法的概念图;
图11B为说明根据图10的制造底部电极的方法的概念图;
图11C为说明根据图10的制造底部电极的方法的概念图;
图11D为说明根据图10的制造底部电极的方法的概念图;
图11E为说明根据图10的制造底部电极的方法的概念图;
图11F为说明根据图10的制造底部电极的方法的概念图;
图11G为说明根据图10的制造底部电极的方法的概念图;
图11H为说明根据图10的制造底部电极的方法的概念图;
图12为包括根据一些实施方式的电容器的电子设备的示意图;和
图13为包括根据一些实施方式的电容器的存储***的示意图。
具体实施方式
现在将对实施方式详细地进行介绍,其实例说明于附图中,其中相同的附图标记始终指的是相同的元件。在这点上,本实施方式可具有不同的形式并且不应被解释为限于本文中阐明的描述。因此,下面仅通过参照附图描述实施方式以说明方面。如本文中使用的,术语“和/或”包括相关所列项目的一个或多个的任何和全部组合。表述例如“的至少一个(种)”当在要素列表之前或之后时,修饰整个要素列表且不修饰所述列表的单独要素。例如,“A、B、和C的至少一个(种)”、“A、B、或C的至少一个(种)”、“A、B、C、或其组合之一”、和“A、B、C、及其组合之一”分别可被解释为覆盖以下组合的任一种:A;B;A和B;A和C;B和C;以及A、B、和C。”
下文中,将参照附图详细地描述本公开内容的实施方式。在整个说明书中,相同的组件将由相同的附图标记表示,并且在附图中,为了清楚和描述的方便,各组件的尺寸可被放大。应理解,仅出于说明性目的提供下面描述的实施方式,并且可对这些实施方式进行各种改变和变型。
将理解,当一个元件被称作安置“在”另外的元件“上”时,其可直接安置在所述另外的元件上,或者还可存在中间层。
如本文中使用的,单数术语“一种(个)(不定冠词)(a,an)”和“所述(该)”意图也包括复数形式,除非上下文清楚地另外指明。将理解,术语例如“包含”、“含有”、“包括”、“含”、“具有”和“拥有”当用在本文中时,表示存在所陈述的组件(组分),但不排除存在或添加其它组件(组分),除非清楚地另外说明。
如本文中使用的,术语“部件”、“模块”等指的是用于执行至少一个功能或操作的单元,并且这样的单元可通过硬件、软件、或硬件和软件的组合来实施。
如本文中使用的,术语“金属元素”包括金属元素(例如,Na、Mg、Al等)和半金属元素(例如,B、Si、Te等),例如在“由MM'N表示的金属氮化物”、“由MM'ON表示的金属氧氮化物”、“由MRx表示的金属-有机配体化合物”等情况中。
如本文中使用的,术语“金属-有机配体化合物”指的是包括金属和有机配体的有机金属络合物。
图1为根据实例实施方式的电容器的横截面图。
参照图1,可提供电容器1。电容器1可包括底部电极100、介电膜200、掺杂Al2O3膜300、和顶部电极400。可选择底部电极100的材料以保证用于用作电极的导电性和保持稳定的电容性能,即使是在制造电容器1的过程期间的高温过程之后。
在实例中,底部电极100可包括金属、金属氮化物、金属氧化物、或其组合。例如,底部电极100可包括TiN、MoN、CoN、TaN、W、Ru、RuO2、SrRuO3、Ir、IrO2、Pt、PtO、(Ba,Sr)RuO3(BSRO)、CaRuO3(CRO)、(La,Sr)CoO3(LSCO)、或其组合。
例如,底部电极100可包括由MM'N表示的金属氮化物。这里,M是金属元素,M'是与M不同的元素,且N是氮。构成底部电极100的金属氮化物即MM'N也可描述为通过用元素M'掺杂金属氮化物MN而获得。作为与M不同的元素的M'可为金属,但不限于此,并且可为不同于金属的材料。
M可为如下之一:Be、B、Na、Mg、Al、Si、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、和U。
M'可为如下之一:H、Li、Be、B、Na、Mg、Al、Si、P、S、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、As、Se、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、和U。当所述金属氮化物MM'N中的M对M'对N的组成比为x:y:z(例如,所述金属氮化物可为MxM'yNz)时,可满足0<x≤2,0<y≤2,和0<z≤4。电容器1的电性质以及电导率(导电性)可取决于所述组成比而改变。所述组成比为也影响界面膜500(参见图4)的材料组成的因素,并且这是因为界面膜500是根据偏置电压的电容变化的主要原因。所述组成比可根据M和M'的具体选择而改变。
在通常用于制造金属氮化物的原子层沉积(ALD)工艺中,作为金属材料的来源,金属-有机配体化合物材料被用作前体。这里,当在将所述金属材料施加到目标表面上之后未充分除去有机配体时,碳杂质被包括在金属氮化物膜中,且这可为电容器的性能恶化的原因。在根据实施方式的电容器1中,如上所述,使用金属氮化物MM'N作为底部电极100的材料,并且根据下面描述的制造方法,对于底部电极100采用几乎不具有碳杂质的金属氮化物MM'N。底部电极100可以大于0原子%且1原子%或更小的量包括碳杂质。
介电膜200可布置在底部电极100上。介电膜200可直接接触底部电极100。介电膜200可包括能够实现期望的电容的材料。随着包括电容器1的集成电路器件的增加的集成度,被电容器1占据的空间逐渐减小,且因此,可使用具有高的介电常数的电介质。介电膜200可包括高介电常数(高k)材料。高介电常数表示比氧化硅的介电常数高的介电常数。介电膜200可包括金属氧化物,所述金属氧化物包括选自Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu之中的至少一种金属。例如,介电膜200可包括HfO2、ZrO2、CeO2、La2O3、Ta2O3、或TiO2。尽管介电膜200可具有如所图示的单层结构,但是介电膜200不限于此并且可具有多层结构。介电膜200可具有容许实现期望的电容的厚度。例如,介电膜200可具有大于0nm且小于5nm的厚度。
掺杂Al2O3膜300可布置在介电膜200上。掺杂Al2O3膜300可阻挡或减少在顶部电极400和底部电极100之间的泄漏电流的流动。就是说,掺杂Al2O3膜300可为泄漏电流减少层。在实例中,掺杂Al2O3膜300可包括第一掺杂剂。可确定所述第一掺杂剂,使得包括与所述第一掺杂剂相同的元素的氧化物的介电常数高于Al2O3的介电常数。例如,所述第一掺杂剂可为选自Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu之中的一种。掺杂Al2O3膜300可以大于0原子%且小于50原子%的量包括所述第一掺杂剂。在实例中,掺杂Al2O3膜300可进一步包括与所述第一掺杂剂不同的第二掺杂剂。可确定所述第二掺杂剂,使得包括与所述第二掺杂剂相同的元素的氧化物的介电常数高于Al2O3的介电常数。例如,所述第二掺杂剂可为选自Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu之中的一种。在掺杂Al2O3膜300中,所述第一掺杂剂和所述第二掺杂剂可以共计大于0原子%且小于50原子%的量存在。掺杂Al2O3膜300不限于包括仅一种类型的元素或两种类型的元素作为掺杂剂。在另一实例中,掺杂Al2O3膜300可进一步包括与所述第一和第二掺杂剂不同的至少一种类型的掺杂剂。例如,掺杂Al2O3膜300可具有大于0nm且小于2nm的厚度。
顶部电极400可布置在掺杂Al2O3膜300上。顶部电极400可包括金属、金属氮化物、金属氧化物、或其组合。例如,顶部电极400可包括TiN、MoN、CoN、TaN、TiAlN、TaAlN、W、Ru、RuO2、SrRuO3、Ir、IrO2、Pt、PtO、(Ba,Sr)RuO3(BSRO)、CaRuO3(CRO)、(La,Sr)CoO3(LSCO)、或其组合。
与本公开内容不同,当将未掺杂Al2O3膜布置在顶部电极400和介电膜200之间时,尽管泄漏电流可减少,但是电容器的电容可降低。本公开内容的掺杂Al2O3膜300可在具有与未掺杂Al2O3膜的泄漏电流阻挡性质类似的泄漏电流阻挡性质的同时限制电容的降低和/或使电容的降低最小化。
与本公开内容不同,当将未掺杂Al2O3膜或掺杂Al2O3膜布置在介电膜200和底部电极100之间时,介电膜200的结晶度可由于介电膜200的结晶度的由底部电极100进行的诱导(induction)的恶化而降低。因此,所述电容器的电容可降低。本公开内容的掺杂Al2O3膜300可布置在介电膜200和顶部电极400之间,且因此可不降低介电膜200的结晶度。因此,所述电容器的电容可不降低。
图2说明归一化的电容变化图。图3说明泄漏电流变化图。
参照图2,提供在从图1的电容器1除去掺杂Al2O3膜300的情况下的归一化的电容变化图①、图1的电容器1的归一化的电容变化图②、在将未掺杂Al2O3膜代替掺杂Al2O3膜300应用于图1的电容器1的情况下的归一化的电容变化图③、以及在图1的电容器1中将掺杂Al2O3膜300布置在底部电极100和介电膜200之间而非在顶部电极400和介电膜200之间的情况下的归一化的电容变化图④。
与从图1的电容器1除去掺杂Al2O3膜300的情况(图①)相比,在图1的电容器1中将掺杂Al2O3膜300布置在底部电极100和介电膜200之间而非在顶部电极400和介电膜200之间的情况(图④)下存在最大的电容降低。
在将未掺杂Al2O3膜代替掺杂Al2O3膜300应用于图1的电容器1的情况(图③)下,与在图1的电容器1中将掺杂Al2O3膜300布置在底部电极100和介电膜200之间而非在顶部电极400和介电膜200之间的情况(图④)下相比,电容降低更小。
在图1的电容器1的情况(图②)下,电容降低最小。
参照图3,提供在从图1的电容器1除去掺杂Al2O3膜300的情况下的泄漏电流变化图
Figure BDA0002700611540000111
图1的电容器1的泄漏电流变化图
Figure BDA0002700611540000112
以及在将未掺杂Al2O3膜代替掺杂Al2O3膜300应用于图1的电容器1的情况下的泄漏电流变化图
Figure BDA0002700611540000113
与从图1的电容器1除去掺杂Al2O3膜300的情况(图
Figure BDA0002700611540000115
)相比,在图1的电容器1的情况(图
Figure BDA0002700611540000114
)下的泄漏电流减少与在将未掺杂Al2O3膜代替掺杂Al2O3膜300应用于图1的电容器1的情况(图
Figure BDA0002700611540000121
)下的泄漏电流减少类似。
本公开内容的掺杂Al2O3膜300可在具有与未掺杂Al2O3膜的泄漏电流减少性质类似的泄漏电流减少性质的同时限制电容器1的电容降低和/或使电容器1的电容降低最小化。
图4为根据实例实施方式的电容器的横截面图。为了简化描述,可省略与参照图1给出的描述基本上相同的描述。
参照图4,可提供电容器2。电容器2可包括底部电极100、界面膜500、介电膜200、掺杂Al2O3膜300和顶部电极400。底部电极100、介电膜200、掺杂Al2O3膜300和顶部电极400可分别且基本上与已经参照图1描述的底部电极100、介电膜200、掺杂Al2O3膜300和顶部电极400相同。
界面膜500可布置在底部电极100和介电膜200之间。界面膜500可包括金属氧化物,所述金属氧化物包括包含在底部电极100中的金属元素。当底部电极100包括由MM'N表示的金属氮化物时,界面膜500可包括由MM'ON表示的金属氧氮化物。这里,M是包括在底部电极100中的金属元素,M'是包括在底部电极100中并且与M不同的元素,N是氮,且O是氧。M和M'的实例可与参照图1描述的那些基本上相同。界面膜500的厚度可小于底部电极100的厚度。界面膜500可以1原子%或更小的量包括碳杂质。
图5为根据实例实施方式的半导体器件的横截面图。为了简化描述,可省略与参照图1给出的描述基本上相同的描述。
参照图5,可提供包括基材1100、栅结构1300、层间电介质1400、接触件1500和电容器1的半导体器件11。基材1100可包括半导体基材。例如,基材1100可包括硅基材、锗基材或硅-锗基材。
第一源/漏区域1210和第二源/漏区域1220可布置在基材1100的上部中。第一和第二源/漏区域1210和1220可在与基材1100的顶表面平行的第一方向DR1上彼此分开。第一和第二源/漏区域1210和1220可通过将杂质注入到基材1100中而形成。
栅结构1300可布置在基材1100上。栅结构1300可布置在第一和第二源/漏区域1210和1220之间。栅结构1300可包括栅电极1310和栅绝缘膜1320。栅电极1310可包括导电材料。例如,栅电极1310可包括金属或多晶硅。
栅绝缘膜1320可布置在栅电极1310与基材1100之间。栅绝缘膜1320可使基材1100与栅电极1310电绝缘。栅绝缘膜1320可包括介电材料。例如,栅绝缘膜1320可包括Si氧化物(例如,SiO2)、Al氧化物(例如,Al2O3)、或高k材料(例如,HfO2)。
层间电介质1400可布置在基材1100上以覆盖栅结构1300。层间电介质1400可包括绝缘材料。例如,层间电介质1400可包括Si氧化物(例如,SiO2)、Al氧化物(例如,Al2O3)、或高k材料(例如,HfO2)。
电容器1可布置在层间电介质1400上。电容器1可包括底部电极100、顶部电极400、介电膜200和掺杂Al2O3膜300。底部电极100、顶部电极400、介电膜200和掺杂Al2O3膜300可分别且基本上与已经参照图1描述的底部电极100、顶部电极400、介电膜200和掺杂Al2O3膜300相同。
接触件1500可布置在底部电极100和第一源/漏区域1210之间。接触件1500可穿透层间电介质1400。接触件1500可将底部电极100电连接到第一源/漏区域1210。接触件1500可包括导电材料(例如,金属)。
掺杂Al2O3膜300可在具有与未掺杂Al2O3膜的泄漏电流阻挡性质类似的泄漏电流阻挡性质的同时限制电容器的电容降低和/或使电容器的电容降低最小化。本公开内容的电容器1可包括掺杂Al2O3膜300作为泄漏电流减少层。因此,半导体器件11的稳定性和可靠性可改善。
图6为根据实例实施方式的半导体器件的横截面图。为了简化描述,可省略与参照图1、4和5给出的描述基本上相同的描述。
参照图6,可提供包括基材1100、栅结构1300、层间电介质1400、接触件1500和电容器2的半导体器件12。基材1100、栅结构1300、层间电介质1400、和接触件1500可分别且基本上与已经参照图5描述的基材1100、栅结构1300、层间电介质1400、和接触件1500相同。
电容器2可布置在层间电介质1400上。电容器2可包括底部电极100、界面膜500、顶部电极400、介电膜200和掺杂Al2O3膜300。底部电极100、顶部电极400、介电膜200和掺杂Al2O3膜300可分别且基本上与已经参照图1描述的底部电极100、顶部电极400、介电膜200和掺杂Al2O3膜300相同。界面膜500可与参照图4描述的界面膜500基本上相同。
掺杂Al2O3膜300可在具有与未掺杂Al2O3膜的泄漏电流阻挡性质类似的泄漏电流阻挡性质的同时限制电容器的电容降低和/或使电容器的电容降低最小化。本公开内容的电容器2可包括掺杂Al2O3膜300作为泄漏电流减少层。因此,半导体器件12的稳定性和可靠性可改善。
图7为说明制造图1的电容器的方法的横截面图。图8为说明制造图1的电容器的方法的横截面图。
参照图7,底部电极100和介电膜200可以该陈述的次序顺序地形成于基材SU上。基材SU可包括半导体材料图案、绝缘材料图案和导电材料图案。例如,基材SU可包括图5和6的基材1100、栅结构1300、层间电介质1400和接触件1500。
底部电极100可通过沉积工艺形成于基材SU上。例如,形成底部电极100的工艺可包括化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺。底部电极100可包括金属、金属氮化物、金属氧化物、或其组合。例如,底部电极100可包括TiN、MoN、CoN、TaN、W、Ru、RuO2、SrRuO3、Ir、IrO2、Pt、PtO、(Ba,Sr)RuO3(BSRO)、CaRuO3(CRO)、(La,Sr)CoO3(LSCO)、或其组合。下面将详细地描述当底部电极100包括由MM'N表示的金属氮化物时的底部电极100的制造方法。
介电膜200可沉积在底部电极100上。例如,介电膜200可通过CVD工艺、PVD工艺或ALD工艺形成。介电膜200可包括高k材料。例如,介电膜200可包括包含选自如下之中的至少一种金属的金属氧化物:Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu。例如,介电膜200可包括HfO2、ZrO2、CeO2、La2O3、Ta2O3、或TiO2
参照图8,可在介电膜200上形成未掺杂Al2O3膜302。未掺杂Al2O3膜302可通过沉积工艺形成。例如,未掺杂Al2O3膜302可通过CVD工艺、PVD工艺或ALD工艺形成。
在形成未掺杂Al2O3膜302的过程期间,或者在形成未掺杂Al2O3膜302的过程完成之后,可进行热处理过程H。通过热处理过程H,介电膜200中的金属元素可扩散到未掺杂Al2O3膜302中。例如,在介电膜200中的选自Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu之中的至少一种可扩散到未掺杂Al2O3膜302中。热处理过程H容许未掺杂Al2O3膜302被扩散的金属元素掺杂,由此形成参照图1描述的掺杂Al2O3膜300。换言之,掺杂Al2O3膜300可掺杂有扩散的金属元素。然而,形成掺杂Al2O3膜300的过程不限于以上阐明的实例。在另一实例中,可通过ALD工艺原位沉积构成Al2O3膜的元素(铝(Al)和氧(O))以及需要被掺杂到Al2O3膜中的元素(例如,铪(Hf)和/或锆(Zr)),由此形成掺杂Al2O3膜300。掺杂Al2O3膜300可包括一种类型的掺杂剂(例如,参照图1描述的第一掺杂剂)。
再次参照图1,可在掺杂Al2O3膜300上形成顶部电极400。顶部电极400可通过沉积工艺形成。例如,顶部电极400可通过CVD工艺、PVD工艺或ALD工艺形成。顶部电极400可包括金属、金属氮化物、金属氧化物、或其组合。例如,顶部电极400可包括TiN、MoN、CoN、TaN、W、Ru、RuO2、SrRuO3、Ir、IrO2、Pt、PtO、(Ba,Sr)RuO3(BSRO)、CaRuO3(CRO)、(La,Sr)CoO3(LSCO)、或其组合。
本公开内容可提供制造电容器1的方法,电容器1包括包含一种类型的掺杂剂的掺杂Al2O3膜300。
图9为说明制造图1的电容器的方法的横截面图。为了描述的简单,可省略与参照图7和8给出的描述基本上相同的描述。
底部电极100和介电膜200可通过与参照图7描述的过程基本上相同的过程形成于基材SU上。参照图9,可在介电膜200上形成另外的氧化物膜200a。例如,另外的氧化物膜200a可通过CVD工艺、PVD工艺或ALD工艺形成。另外的氧化物膜200a可包括高k材料。例如,另外的氧化物膜200a可包括金属氧化物,所述金属氧化物包括选自如下之中、同时不被包括在介电膜200中的至少一种金属:Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu。例如,另外的氧化物膜200a可包括HfO2、ZrO2、CeO2、La2O3、Ta2O3、或TiO2。介电膜200和另外的氧化物膜200a可提供其中介电膜200为第一区域且另外的氧化物膜200a为第二区域的介电膜结构。
可在另外的氧化物膜200a上形成未掺杂Al2O3膜302。未掺杂Al2O3膜302可通过沉积工艺形成。例如,未掺杂Al2O3膜302可通过CVD工艺、PVD工艺或ALD工艺形成。
在形成未掺杂Al2O3膜302的过程期间,或者在形成未掺杂Al2O3膜302的过程完成之后,可进行热处理过程H。通过热处理过程H,在介电膜200中的金属元素以及在另外的氧化物膜200a中的金属元素可扩散到未掺杂Al2O3膜302中。例如,在介电膜200中的选自Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu之中的一种以及在另外的氧化物膜200a中的选自Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu之中的另一种可扩散到未掺杂Al2O3膜302中。热处理过程H容许未掺杂Al2O3膜302被扩散的金属元素掺杂,由此形成参照图1描述的掺杂Al2O3膜300。然而,形成掺杂Al2O3膜300的过程不限于以上阐明的实例。在另一实例中,可通过ALD工艺原位沉积构成Al2O3膜的元素(铝(Al)和氧(O))以及需要被掺杂到Al2O3膜中的元素(例如,铪(Hf)和/或锆(Zr)),由此形成掺杂Al2O3膜300。本公开内容的掺杂Al2O3膜300可包括两种类型的掺杂剂(例如,均参照图1描述的第一掺杂剂和第二掺杂剂)。然而,掺杂Al2O3膜300不限于包括两种类型的掺杂剂。在另一实例中,掺杂Al2O3膜300可包括三种或更多种类型的掺杂剂。
再次参照图1,可在掺杂Al2O3膜300上形成顶部电极400。顶部电极400可通过沉积工艺形成。例如,顶部电极400可通过CVD工艺、PVD工艺或ALD工艺形成。顶部电极400可包括金属、金属氮化物、金属氧化物、或其组合。例如,顶部电极400可包括TiN、MoN、CoN、TaN、W、Ru、RuO2、SrRuO3、Ir、IrO2、Pt、PtO、(Ba,Sr)RuO3(BSRO)、CaRuO3(CRO)、(La,Sr)CoO3(LSCO)、或其组合。
本公开内容可提供制造电容器1的方法,电容器1包括包含两种类型的掺杂剂的掺杂Al2O3膜300。
图10为说明制造包括由MM'N表示的金属氮化物的底部电极的方法的流程图。图11A为说明根据图10的制造底部电极的方法的概念图。图11B为说明根据图10的制造底部电极的方法的概念图。图11C为说明根据图10的制造底部电极的方法的概念图。图11D为说明根据图10的制造底部电极的方法的概念图。图11E为说明根据图10的制造底部电极的方法的概念图。图11F为说明根据图10的制造底部电极的方法的概念图。图11G为说明根据图10的制造底部电极的方法的概念图。图11H为说明根据图10的制造底部电极的方法的概念图。
参照图10、11A和11B,可准备基材SU(S100)。基材SU可具有将在其上形成底部电极的目标表面。基材SU可包括半导体材料图案、绝缘材料图案和导电材料图案。例如,基材SU可包括图5和6的基材1100、栅结构1300、层间电介质1400和接触件1500。
可将基材SU布置在反应室中,然后,可将包括金属-有机配体化合物的第一源供应到所述反应室中(S110)。所述金属-有机配体化合物可由包括金属元素M和有机配体R的MRx表示。这里,x可在0<x≤6的范围内。M可为如下之一:Be、B、Na、Mg、Al、Si、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、和U。R可包括如下的至少一种:C1-C10烷基、C2-C10烯基、羰基(C=O)、C6-C10芳基、C6-C10环烷基、C6-C10环烯基、(C=O)R(其中R为氢或C1-C10烷基)、C1-C10烷氧基、C1-C10脒基、C1-C10烷基酰胺、C1-C10烷基酰亚胺、-N(Q)(Q')(其中Q和Q'各自独立地为C1-C10烷基或氢,并且Q和Q'不同时为氢)、Q(C=O)CN(其中Q为氢或C1-C10烷基)、和C1-C10β-二酮。
作为供应所述第一源的工艺,可使用ALD工艺。所述ALD工艺可在约100℃至约500℃的温度下进行。可根据所述金属-有机配体化合物的热稳定性设定工艺温度。因为具有低的热稳定性的金属-有机配体化合物可在高温下分解,所以可在约400℃或更低的温度下进行对于具有低的热稳定性的金属-有机配体化合物的ALD工艺。
可通过吹扫除去供应到所述反应室中的所述金属-有机配体化合物中的未被吸附到基材SU上的有机配体(S120)。吹扫是将未参与反应的有机配体或作为参与反应后的副产物的有机配体从所述反应室中排出的过程。惰性气体例如Ar、He、Ne等或N2气体可用于所述吹扫。
如图11B中所示,所述金属-有机配体化合物被吸附到基材SU上。
图11A和11B的过程可由以下化学方程式(1)和(2)表示。
xMR4→xMR4-a+x*aR(1)
xMR4-a+x*aR→xMR4-a(2)
化学方程式(2)表示通过所述吹扫除去残留的配体成分(组分)。
接着,可通过控制设备(未示出)确定是否需要另外供应用于MRx的源(S130),并且在需要时可重复操作S110和S120。
参照图10、11C、11D和11E,可将包括卤素化合物的第二源供应到所述反应室中(S140)。作为供应所述第二源的工艺,可使用ALD工艺。所述ALD工艺可在约100℃至约500℃的温度下进行。可通过考虑吸附到基材SU上的金属-有机配体化合物的热稳定性而设定工艺温度。因为具有低的热稳定性的金属-有机配体化合物可在高温下分解,所以可在约400℃或更低的温度下进行对于所述卤素化合物的ALD工艺。
所述卤素化合物可由包括卤族元素A的M'Ay(其中y为大于0的实数)表示。A可包括F、Cl、Br、和I的至少一种。y可在0<y≤6的范围内。M'可为如下之一:H、Li、Be、B、Na、Mg、Al、Si、P、S、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、As、Se、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、和U。
接着,可通过吹扫除去未与所述卤素化合物反应的有机配体(S150)。惰性气体如Ar、He、Ne等或N2气体可用于所述吹扫。在该操作中,未参与反应的卤素化合物和反应副产物两者均可被除去。
供应包括所述卤素化合物的所述第二源的操作S140和进行吹扫的操作S150说明于图11C至11E中并且可由以下化学方程式(3)至(5)表示。
yM'Cl4→yM'Cl4-b+y*bCl(3)
xMR4-a+yM'Cl4-b+y*bCl
→xMCl4-a+y M'Cl4-b+x*(4-a)R+(((y*b-x*(4-a))/2)Cl2(4)
xMCl4-a+yM'Cl4-b+x*(4-a)R+(((y*b-x*(4-a))/2)Cl2
→xMCl4-a+yM'Cl4-b(5)
在以上化学方程式(3)至(5)中,给出Cl作为卤族元素A的实例,并且化学方程式(5)表示通过所述吹扫除去残留的配体成分和反应副产物。
如图11E中所示,从所述第一源供应的M和从所述第二源供应的M'被吸附到基材SU上,同时与卤族元素A结合(键合)。
接着,可确定是否需要另外供应用于M'Ay的源(S160),并且在需要时可重复操作S140和S150。
参照图10、11F、11G和11H,可将氮化剂供应到所述反应室中(S170)。ALD工艺可用作供应所述氮化剂的工艺并且可在约100℃至约500℃的温度下进行。作为包括氮的反应气体的所述氮化剂可包括NH3、N2H2、和N2H4的至少一种。所述氮化剂与结合至卤族元素A的M反应,并且与结合至卤族元素A的M'反应,并且在基材SU上形成金属氮化物膜即MM'N。包括所述卤族元素的反应副产物的大部分由于工艺温度而被蒸发。
所述氮化剂的供应和由于所述氮化剂引起的反应说明于图11F至11H中并且可由以下化学方程式(6)表示。
xMCl4-a+yM'Cl4-b+zNHc
→MxM'yNz+(z*c)HCl+((x*(4-a)+y*(4-b)-z*c)/2)Cl2(6)
可检查金属氮化物膜101是否形成至期望的厚度,并且在需要时可重复操作S110至S170(S180)。金属氮化物膜101可为上述底部电极100。
在实例中,在将所述氮化剂供应到所述反应室中的操作S170之后,可另外进行热处理以除去所述卤素化合物的卤族元素,所述卤族元素作为反应副产物余留。所述热处理的温度可范围为约200℃至约1000℃。
在根据上述操作形成的金属氮化物膜101中,除MM'N之外的杂质的量极低。因为用于形成MM'N的源中包括的几乎所有有机配体被除去,所以在金属氮化物膜101中几乎没有碳杂质。这如根据化学方程式(1)至(6)的过程中所示。在根据那些过程形成的金属氮化物膜101中,碳杂质可以约1原子%或更小的量存在。另一方面,根据现有方法,配体或反应副产物没有选择,只能余留。金属氮化物膜具有较高的电阻率与增加的杂质量,且因此不适合起到电极的作用。取决于杂质的量,所述金属氮化物膜的电阻率值可改变最高达几百倍。通过根据实施方式的方法制造并且因此几乎不包括杂质的金属氮化物膜MM'N可具有低的电阻率值并且可用作优异的电极材料。在实例中,金属氮化物膜101可为图1、4、5、6、7、8和9中所示的底部电极100。
根据本公开内容的制造包括金属氮化物的底部电极的方法不包括使金属-有机配体化合物与氮化剂直接反应,且因此,可形成包括具有较好品质的金属氮化物的底部电极。
图12为包括根据一些实施方式的电容器的电子设备的示意图。
参照图12,根据发明构思的实例实施方式的电子设备900可为个人数字助手(PDA)、膝上型计算机、便携式计算机、网络平板计算机、无线电话、移动电话、数字音乐播放器、有线/无线电子设备等,但不限于此。电子设备900可包括控制器910、输入/输出(I/O)设备920(例如,小键盘(keypad)、键盘和/或显示器)、存储设备930和无线接口单元940,其通过数据总线950彼此结合。控制器910可以处理电路***例如包括逻辑电路的硬件;硬件/软件组合例如执行软件的处理器;或其组合来实现。例如,所述处理电路***更特别地可包括,但不限于,中央处理器(CPU)、微处理器、数字信号处理器、微控制器或其它逻辑设备。所述其它逻辑设备可具有与所述微处理器、数字信号处理器和微控制器中的任一个类似的功能。存储设备930可存储例如由控制器910执行的命令。另外,存储设备930还可用于存储用户数据。
存储设备930包括多个存储单元MC。存储单元MC各自可包括连接到晶体管TR的电容器C。字线WL可连接到晶体管TR的栅结构。位线BL可连接到晶体管TR的一个源/漏区域,并且电容器C可连接到晶体管TR的另一源/漏区域。电容器C的另一端可连接到电源电压Vdd。电容器C可包括本申请的图1、4、5和6中描述的电容器1和/或2。
电子设备900可使用无线接口单元940以将数据传输到与射频(RF)信号通信的无线通信网络或者以从所述网络接收数据。例如,无线接口单元940可包括天线或无线收发器。电子设备900可用在通信接口协议例如第三代通信***(例如,CDMA、GSM、NADC、E-TDMA、WCDAM、和/或CDMA2000)中。
图13为包括根据一些实施方式的电容器的存储***的示意图。
图13为说明存储***的示意性框图。参照图13,存储***1000可包括用于存储数据的存储设备1010和存储控制器1020。存储控制器1020可响应于主机1030的读/写请求而从存储设备1010读取数据或向存储设备1010中写入数据。存储控制器1020可制作地址映射表用于将从主机1030(例如,移动设备或计算机***)提供的地址映射到存储设备1010的物理地址中。存储控制器1020可以处理电路***例如包括逻辑电路的硬件;硬件/软件组合例如执行软件的处理器;或其组合来实现。例如,所述处理电路***更特别地可包括,但不限于,中央处理器(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上***(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。存储设备1010可包括多个存储单元MC。存储单元MC各自可包括连接到晶体管TR的电容器C,并且可具有与图12中描述的存储单元MC相同的结构。电容器C可包括本申请的图1、4、5和6中描述的电容器1和/或2。
本公开内容可提供具有改善的泄漏电流和电容性质的电容器。
本公开内容可提供制造具有改善的泄漏电流和电容性质的电容器的方法。
本公开内容可提供包括具有改善的泄漏电流和电容性质的电容器的半导体器件和电子设备。
然而,本公开内容不限于上述方面。
应理解,本文中描述的实施方式应仅在描述的意义上考虑且不用于限制的目的。在各实施方式中的特征或方面的描述应典型地被认为可用于其它实施方式中的其它类似特征或方面。尽管已经参照附图描述了一种或多种实施方式,但是本领域普通技术人员将理解,在不背离如由所附权利要求所限定的精神和范围的情况下,可在其中进行形式和细节上的各种变化。

Claims (34)

1.电容器,包括:
底部电极;
在所述底部电极上方的顶部电极;
在所述底部电极和所述顶部电极之间的介电膜;以及
在所述顶部电极和所述介电膜之间的掺杂Al2O3膜,
所述掺杂Al2O3膜包括第一掺杂剂,并且
包括与所述第一掺杂剂相同的元素的氧化物具有比Al2O3的介电常数高的介电常数。
2.如权利要求1所述的电容器,其中所述第一掺杂剂的氧化物具有比Al2O3的介电常数高的介电常数。
3.如权利要求1或2所述的电容器,其中所述第一掺杂剂包括如下之一:Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu。
4.如权利要求1或2所述的电容器,其中所述掺杂Al2O3膜以大于0原子%且小于50原子%的量包括所述第一掺杂剂。
5.如权利要求1所述的电容器,其中
所述掺杂Al2O3膜进一步包括与所述第一掺杂剂不同的第二掺杂剂,并且
包括与所述第二掺杂剂相同的元素的氧化物具有比Al2O3的介电常数高的介电常数。
6.如权利要求5所述的电容器,其中所述第二掺杂剂包括如下之一:Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu。
7.如权利要求2所述的电容器,其中
所述掺杂Al2O3膜进一步包括与所述第一掺杂剂不同的第二掺杂剂,
所述第二掺杂剂的氧化物具有比Al2O3的介电常数高的介电常数,
所述第一掺杂剂和所述第二掺杂剂为在Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、或Lu之中的不同元素,并且
所述介电膜包括所述第一掺杂剂的氧化物、所述第二掺杂剂的氧化物、或者所述第一掺杂剂的氧化物和所述第二掺杂剂的氧化物两者。
8.如权利要求7所述的电容器,其中
所述介电膜包括第一区域和第二区域,
所述第一区域包括所述第一掺杂剂的氧化物,
所述第二区域包括所述第二掺杂剂的氧化物,并且
所述介电膜的所述第二区域在所述介电膜的所述第一区域和所述掺杂Al2O3膜之间。
9.如权利要求5或7所述的电容器,其中所述第一掺杂剂和所述第二掺杂剂以共计大于0原子%且小于50原子%的量存在于所述掺杂Al2O3膜中。
10.如权利要求1或2所述的电容器,其中所述底部电极直接接触所述介电膜。
11.如权利要求1或2所述的电容器,进一步包括:
在所述底部电极和所述介电膜之间的界面膜,
其中所述界面膜包括氧化物,所述氧化物包括包含在所述底部电极中的金属元素。
12.如权利要求11所述的电容器,其中
所述底部电极包括由MM'N表示的金属氮化物,和
所述界面膜包括由MM'ON表示的金属氧氮化物,
M是金属元素,
M'是与M不同的元素,
N是氮,和
O是氧。
13.如权利要求12所述的电容器,其中所述底部电极以大于0原子%且小于或等于1原子%的量包括碳杂质。
14.如权利要求12所述的电容器,其中M为Be、B、Na、Mg、Al、Si、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、或U。
15.如权利要求12所述的电容器,其中M'为H、Li、Be、B、Na、Mg、Al、Si、P、S、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、As、Se、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、或U。
16.如权利要求12所述的电容器,其中
所述金属氮化物由MxM'yNz表示,
0<x≤2,
0<y≤2,和
0<z≤4。
17.如权利要求1或2所述的电容器,其中
所述介电膜具有大于0nm且小于5nm的厚度,和
所述掺杂Al2O3膜具有大于0nm且小于2nm的厚度。
18.如权利要求1或2所述的电容器,其中
所述顶部电极直接接触所述掺杂Al2O3膜的顶表面,并且
所述介电膜直接接触所述掺杂Al2O3膜的底表面。
19.如权利要求1或2所述的电容器,其中所述顶部电极包括TiN、MoN、CoN、TaN、TiAlN、TaAlN、W、Ru、RuO2、SrRuO3、Ir、IrO2、Pt、PtO、(Ba,Sr)RuO3、CaRuO3、(La,Sr)CoO3、或其组合。
20.半导体器件,包括:
基材;
在所述基材上的栅结构;
第一源/漏区域和第二源/漏区域,两者均布置在所述基材的上部中;以及
在所述基材上的如权利要求1-19任一项所述的电容器,
其中所述电容器的底部电极电连接至所述第一源/漏区域。
21.电子设备,包括:
如权利要求1-19任一项所述的电容器。
22.制造如权利要求1-19任一项所述的电容器的方法,所述方法包括:
形成底部电极;
在所述底部电极上形成介电膜;
在所述介电膜上形成掺杂Al2O3膜,所述掺杂Al2O3膜包括第一掺杂剂,并且包括与所述第一掺杂剂相同的元素的氧化物具有比Al2O3的介电常数高的介电常数;和
在所述掺杂Al2O3膜上形成顶部电极。
23.如权利要求22所述的方法,其中
所述形成掺杂Al2O3膜包括在所述介电膜上形成Al2O3膜并且对所述介电膜和所述Al2O3膜进行热处理,
所述介电膜包括与所述第一掺杂剂相同的元素的氧化物,
所述进行热处理包括通过所述热处理使与所述第一掺杂剂相同的元素从所述介电膜扩散到所述Al2O3膜中以提供所述掺杂Al2O3膜,并且
所述第一掺杂剂为Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、或Lu。
24.如权利要求22所述的方法,其中
所述形成掺杂Al2O3膜包括通过原位法将Al、O和与所述第一掺杂剂相同的元素沉积在所述介电膜上,并且
与所述第一掺杂剂相同的元素为Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、或Lu。
25.如权利要求22所述的方法,其中
除了所述第一掺杂剂之外,所述掺杂Al2O3膜进一步包括与所述第一掺杂剂不同的第二掺杂剂,并且
包括与所述第二掺杂剂相同的元素的氧化物具有比Al2O3的介电常数高的介电常数,其中
所述形成掺杂Al2O3膜包括在所述介电膜上形成另外的氧化物膜,在所述另外的氧化物膜上形成Al2O3膜,并且进行热处理,
所述热处理对所述介电膜、所述另外的氧化物膜和所述Al2O3膜进行,
所述介电膜和所述另外的氧化物膜分别包括包含选自Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu之中的两种不同元素的氧化物,
通过所述热处理使分别在所述介电膜和所述另外的氧化物膜中的所述选自Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu之中的两种不同元素扩散到所述Al2O3膜中,并且
所述第一掺杂剂和所述第二掺杂剂分别为选自Ca、Sr、Ba、Sc、Y、La、Ti、Hf、Zr、Nb、Ta、Ce、Pr、Nd、Gd、Dy、Yb、和Lu之中并且扩散到所述Al2O3膜中的两种不同元素。
26.如权利要求22所述的方法,其中所述形成底部电极包括:
在反应室中布置基材并且将包括金属-有机配体化合物的第一源供应到所述反应室中;
进行第一次吹扫以除去未被吸附到所述基材上的所述第一源的有机配体;
将包括卤素化合物的第二源供应到所述反应室中;
进行第二次吹扫以除去尚未与所述第二源反应的有机配体;和
将氮化剂供应到所述反应室中。
27.如权利要求26所述的方法,其中
所述金属-有机配体化合物由MRx表示,其中M为金属元素,R为有机配体,并且x在0<x≤6的范围内。
28.如权利要求27所述的方法,其中M为Be、B、Na、Mg、Al、Si、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、或U。
29.如权利要求27所述的方法,其中
R包括如下的至少一种:C1-C10烷基、C2-C10烯基、羰基(C=O)、C6-C10芳基、C6-C10环烷基、C6-C10环烯基、其中R为氢或C1-C10烷基的(C=O)R、C1-C10烷氧基、C1-C10脒基、C1-C10烷基酰胺、C1-C10烷基酰亚胺、其中Q和Q'各自独立地为C1-C10烷基或氢并且Q和Q'不同时为氢的-N(Q)(Q')、其中Q为氢或C1-C10烷基的Q(C=O)CN、和C1-C10β-二酮。
30.如权利要求26所述的方法,其中
所述卤素化合物由M'Ay表示,其中y为大于0的实数,A为卤族元素,并且M'为H、Li、Be、B、Na、Mg、Al、Si、P、S、K、Ca、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、As、Se、Rb、Sr、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Cs、Ba、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr、Ra、Ac、Th、Pa、或U。
31.如权利要求30所述的方法,其中
A包括F、Cl、Br、和I的至少一种,并且
y在0<y≤6的范围内。
32.如权利要求26所述的方法,其中供应所述第一源、供应所述第二源、和供应所述氮化剂各自使用原子层沉积工艺进行。
33.如权利要求26所述的方法,其中所述氮化剂包括NH3、N2H2、和N2H4的至少一种。
34.如权利要求26所述的方法,进一步包括:
进行热处理以除去所述卤素化合物的卤族元素,所述卤族元素作为反应副产物余留。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113929459A (zh) * 2021-10-14 2022-01-14 中国科学院上海硅酸盐研究所 用于低温共烧型陶瓷电容器的陶瓷材料及陶瓷电容器
CN114180682A (zh) * 2021-12-13 2022-03-15 中国科学院生态环境研究中心 一种碱金属-RuO2-TiO2涂层钛电极及其制备方法
CN114550977A (zh) * 2022-03-03 2022-05-27 太原理工大学 一种低温共烧陶瓷介质材料及其制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023218929A1 (ja) * 2022-05-13 2023-11-16 パナソニックIpマネジメント株式会社 キャパシタ用部材の製造方法、キャパシタ、電気回路、回路基板、機器、及び蓄電デバイス

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010028836A (ko) * 1999-09-27 2001-04-06 윤종용 반도체 장치의 커패시터 제조 방법
US20060040457A1 (en) * 2004-08-19 2006-02-23 Kwang-Hee Lee Methods of forming low leakage currents metal-insulator-metal (MIM) capacitors and related MIM capacitors
KR100716642B1 (ko) * 2006-06-29 2007-05-09 주식회사 하이닉스반도체 캐패시터의 유전막 및 그의 제조방법
CN102446890A (zh) * 2010-09-27 2012-05-09 尔必达存储器株式会社 半导体装置及其制造方法、以及吸附位阻断原子层沉积法
JP2013151722A (ja) * 2012-01-25 2013-08-08 Hitachi Kokusai Electric Inc 半導体装置の製造方法
CN110718538A (zh) * 2018-07-13 2020-01-21 爱思开海力士有限公司 半导体器件以及用于制造其的方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6858865B2 (en) * 2001-02-23 2005-02-22 Micron Technology, Inc. Doped aluminum oxide dielectrics
US6630702B2 (en) * 2001-03-27 2003-10-07 Sharp Laboratories Of America, Inc. Method of using titanium doped aluminum oxide for passivation of ferroelectric materials and devices including the same
JP2003017581A (ja) 2001-06-28 2003-01-17 Toshiba Corp 半導体装置及びその製造方法
US6700771B2 (en) 2001-08-30 2004-03-02 Micron Technology, Inc. Decoupling capacitor for high frequency noise immunity
US6743681B2 (en) 2001-11-09 2004-06-01 Micron Technology, Inc. Methods of Fabricating Gate and Storage Dielectric Stacks having Silicon-Rich-Nitride
JP2003229425A (ja) 2002-02-05 2003-08-15 Hitachi Kokusai Electric Inc 基板処理装置
US6753618B2 (en) * 2002-03-11 2004-06-22 Micron Technology, Inc. MIM capacitor with metal nitride electrode materials and method of formation
US7135421B2 (en) 2002-06-05 2006-11-14 Micron Technology, Inc. Atomic layer-deposited hafnium aluminum oxide
US7092234B2 (en) * 2003-05-20 2006-08-15 Micron Technology, Inc. DRAM cells and electronic systems
KR100584996B1 (ko) 2003-11-22 2006-05-29 주식회사 하이닉스반도체 산화하프늄과 산화알루미늄이 혼합된 유전막을 갖는캐패시터 및 그 제조 방법
US7115929B2 (en) * 2004-04-08 2006-10-03 Micron Technology, Inc. Semiconductor constructions comprising aluminum oxide and metal oxide dielectric materials
JP2007081265A (ja) 2005-09-16 2007-03-29 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7974073B2 (en) * 2006-11-13 2011-07-05 Mitsubishi Electric Corporation Electric double-layer capacitor with a negative electrode containing a carbon material and a titanium oxide
US20080118731A1 (en) 2006-11-16 2008-05-22 Micron Technology, Inc. Method of forming a structure having a high dielectric constant, a structure having a high dielectric constant, a capacitor including the structure, a method of forming the capacitor
KR100945877B1 (ko) 2007-11-26 2010-03-05 주식회사 동부하이텍 반도체 소자의 커패시터 제조 방법
KR20100078264A (ko) 2008-12-30 2010-07-08 주식회사 동부하이텍 Mim 캐패시터의 제조방법
US20130052790A1 (en) 2011-08-29 2013-02-28 Elpida Memory, Inc. Doping approach of titanium dioxide for dram capacitors
JP6652276B2 (ja) 2014-09-30 2020-02-19 Jx金属株式会社 Ti−Al合金スパッタリングターゲット
US10903308B2 (en) 2016-07-13 2021-01-26 Samsung Electronics Co., Ltd. Semiconductor device
KR20210047119A (ko) 2019-10-21 2021-04-29 삼성전자주식회사 금속 질화막 제조방법 및 금속 질화막을 포함하는 전자 소자

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010028836A (ko) * 1999-09-27 2001-04-06 윤종용 반도체 장치의 커패시터 제조 방법
US20060040457A1 (en) * 2004-08-19 2006-02-23 Kwang-Hee Lee Methods of forming low leakage currents metal-insulator-metal (MIM) capacitors and related MIM capacitors
KR100716642B1 (ko) * 2006-06-29 2007-05-09 주식회사 하이닉스반도체 캐패시터의 유전막 및 그의 제조방법
CN102446890A (zh) * 2010-09-27 2012-05-09 尔必达存储器株式会社 半导体装置及其制造方法、以及吸附位阻断原子层沉积法
JP2013151722A (ja) * 2012-01-25 2013-08-08 Hitachi Kokusai Electric Inc 半導体装置の製造方法
CN110718538A (zh) * 2018-07-13 2020-01-21 爱思开海力士有限公司 半导体器件以及用于制造其的方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113929459A (zh) * 2021-10-14 2022-01-14 中国科学院上海硅酸盐研究所 用于低温共烧型陶瓷电容器的陶瓷材料及陶瓷电容器
CN113929459B (zh) * 2021-10-14 2022-09-23 中国科学院上海硅酸盐研究所 用于低温共烧型陶瓷电容器的陶瓷材料及陶瓷电容器
CN114180682A (zh) * 2021-12-13 2022-03-15 中国科学院生态环境研究中心 一种碱金属-RuO2-TiO2涂层钛电极及其制备方法
CN114550977A (zh) * 2022-03-03 2022-05-27 太原理工大学 一种低温共烧陶瓷介质材料及其制备方法
CN114550977B (zh) * 2022-03-03 2024-01-30 太原理工大学 一种低温共烧陶瓷介质材料及其制备方法

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