CN113284947A - 半导体晶体管外延结构、其制备方法及半导体晶体管 - Google Patents
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Abstract
本发明提供了一种半导体晶体管外延结构、其制备方法及半导体晶体管，其中所述半导体晶体管外延结构从下至上依次包括：衬底、成核层、缓冲层、沟道层、复合势垒层以及P型层，其中，所述复合势垒层包括依次层叠的第一势垒层和第二势垒层，且所述第二势垒层的Al组分含量低于所述第一势垒层的Al组分含量。即本发明提供的半导体晶体管外延结构中含有复合势垒层，能够保证晶体质量的同时，可以加强沟道二维电子气的量子限制，减小电子遂穿几率，从而更有效地缓解电流崩塌和栅极漏电流，提升晶体管器件性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体晶体管外延结构、其制备方法及半导体晶体管。
背景技术
HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)器件因具备击穿特性高、开关速度快、导通电阻小等优点，在电源管理、风力发电、太阳能电池、电动汽车和射频等领域有着广泛的应用前景。
传统HEMT器件的外延结构通常包括衬底以及依次形成在衬底上的成核层、缓冲层、沟道层、势垒层和P型层等。随着实践、应用的进一步深入，传统的HEMT器件陆续暴露出电流崩塌和栅极漏电流等质量问题，这些问题严重制约着HEMT器件的进一步发展和应用。其中，电流崩塌与势垒层的限制效果、晶体质量和缺陷态等直接相关；栅极漏电流与势垒层的限制效果、晶体质量和缺陷态等也都密切相关。
通常在沟道层与势垒层之间加入AlN***层可以显著提高异质结的带隙差，有利于减小电子遂穿几率，加强沟道二维电子气的量子限制，从而在一定程度上缓解电流崩塌和栅极漏电流。但是因为AlN***层可使用的生长温度偏低，而且AlN***层与GaN沟道层之间晶格失配，导致AlN***层只能生长2纳米左右，再厚就会出现大量缺陷和位错。因此AlN***层的厚度有限，作用不能完全发挥，改善效果有限。
发明内容
本发明的目的在于提供一种半导体晶体管外延结构、其制备方法及半导体晶体管，以提高晶体质量，加强沟道二维电子气的量子限制以及减小电子遂穿几率，从而更有效地缓解电流崩塌和栅极漏电流，提升器件性能。
为了实现上述目的以及其他相关目的，本发明提供了一种半导体晶体管外延结构，所述外延结构从下至上依次包括：衬底、成核层、缓冲层、沟道层、复合势垒层以及P型层，其中，所述复合势垒层包括依次层叠的第一势垒层和第二势垒层，且所述第二势垒层的Al组分含量低于所述第一势垒层的Al组分含量。
可选的，在所述的半导体晶体管外延结构中，所述第一势垒层为高Al组分结构层，所述第二势垒层的Al组分渐变且包括至少一层低Al组分结构层。
可选的，在所述的半导体晶体管外延结构中，所述第二势垒层还包括若干层高Al组分结构层，且通过所述第二势垒层中的低Al组分结构层和高Al组分结构层的设置来调节二维电子气浓度。
可选的，在所述的半导体晶体管外延结构中，所述第二势垒层的Al组分渐变的方式包括阶梯渐变、线性渐变以及阶梯渐变和线性渐变的组合中的任意一种。
可选的，在所述的半导体晶体管外延结构中，所述复合势垒层的厚度为5nm～30nm。
可选的，在所述的半导体晶体管外延结构中，所述第一势垒层的厚度为0.5nm～5nm，所述第二势垒层的厚度为4.5nm～25nm。
可选的，在所述的半导体晶体管外延结构中，所述复合势垒层还包括第三势垒层，且所述第三势垒层位于所述第二势垒层上。
可选的，在所述的半导体晶体管外延结构中，所述第三势垒层的材质包括AlN。
可选的，在所述的半导体晶体管外延结构中，所述第三势垒层的厚度为0.5nm～2nm。
可选的，在所述的半导体晶体管外延结构中，所述第一势垒层中的Al的含量为12％～40％。
可选的，在所述的半导体晶体管外延结构中，所述第二势垒层中的Al的含量为2％～30％。
可选的，在所述的半导体晶体管外延结构中，所述第一势垒层和第二势垒层的材质包括AlGaN、AlInGaN、AlInN中的任意一种或两种以上的组合。
可选的，在所述的半导体晶体管外延结构中，所述沟道层和所述复合势垒层之间还包括***层。
可选的，在所述的半导体晶体管外延结构中，所述***层的材质包括AlN。
可选的，在所述的半导体晶体管外延结构中，所述***层的厚度为0.5nm～2nm。
可选的，在所述的半导体晶体管外延结构中，所述P型层的材质包括p-GaN、p-AlGaN、p-AlInN、p-InGaN、p-AlInGaN中的任意一种或两种以上的组合。
可选的，在所述的半导体晶体管外延结构中，所述P型层的材质为p-AlGaN时，所述p-AlGaN中的Al组分的含量≤20％。
可选的，在所述的半导体晶体管外延结构中，所述P型层的厚度为30nm～150nm。
为了实现上述目的以及其他相关目的，本发明还提供了一种半导体晶体管，包括：上述所述的半导体晶体管外延结构、成型在所述外延结构上的源极、漏极以及栅极，所述源极和漏极位于所述栅极两侧。
为了实现上述目的以及其他相关目的，本发明还提供了一种半导体晶体管外延结构的制备方法，包括：
提供一衬底；
在所述衬底上形成成核层；
在所述成核层上形成缓冲层；
在所述缓冲层上形成沟道层；
在所述沟道层上形成复合势垒层，且所述复合势垒层包括依次层叠的第一势垒层和第二势垒层，且所述第二势垒层的Al组分含量低于所述第一势垒层的Al组分含量；
在所述复合势垒层上形成P型层。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述第一势垒层为高Al组分结构层，所述第二势垒层的Al组分渐变且包括至少一层低Al组分结构层。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述第二势垒层还包括若干层高Al组分结构层，且通过所述第二势垒层中的低Al组分结构层和高Al组分结构层的设置来调节二维电子气浓度。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述第二势垒层的Al组分渐变的方式包括阶梯渐变、线性渐变以及阶梯渐变和线性渐变的组合中的任意一种。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述复合势垒层的厚度为5nm～30nm。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述第一势垒层的厚度为0.5nm～5nm，所述第二势垒层的厚度为4.5nm～25nm。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述第一势垒层中的Al的含量为12％～40％。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述第二势垒层中的Al的含量为2％～30％。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述第一势垒层和第二势垒层的材质包括AlGaN、AlInGaN、AlInN中的任意一种或两种以上的组合。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述复合势垒层还包括第三势垒层，且所述第三势垒层形成于所述第二势垒上。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述第三势垒层的材质包括AlN。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述第三势垒层的厚度为0.5nm～2nm。
可选的，在所述的半导体晶体管外延结构的制备方法中，在所述的半导体晶体管外延结构的制备方法中，在所述沟道层和所述复合势垒层之间还形成有***层。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述***层的材质包括AlN。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述***层的厚度为0.5nm～2nm。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述P型层的材质包括p-GaN、p-AlGaN、p-AlInN、p-InGaN、p-AlInGaN中的任意一种或两种以上的组合。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述P型层的材质为p-AlGaN时，所述p-AlGaN中的Al组分的含量≤20％。
可选的，在所述的半导体晶体管外延结构的制备方法中，所述P型层的厚度为30nm～150nm。
在本发明提供的半导体晶体管外延结构、其制备方法及半导体晶体管中，形成了含有Al组分渐变的复合势垒层，而复合势垒层中的高Al组分的第一势垒层能够减少晶格失配，进而减少晶体缺陷和位错，提高晶体质量，而且复合势垒层中的第一势垒层的高势垒能够加强沟道二维电子气的量子限制，减小电子遂穿几率，从而更有效地缓解电流崩塌和栅极漏电流，提升晶体管的性能。
附图说明
图1是本发明一实施例的半导体晶体管外延结构示意图；
图2是本发明一实施例的半导体晶体管外延结构的制备方法的流程图；
图1～图2中，
100-衬底，101-成核层，102-缓冲层，103-沟道层，104-***层，105-复合势垒层，106-P型层。
具体实施方式
在传统的HEMT器件中，通常在沟道层与势垒层之间加入AlN***层可以显著提高异质结的带隙差，有利于减小电子遂穿几率，加强沟道二维电子气的量子限制，从而在一定程度上缓解电流崩塌和栅极漏电流。但是因为AlN***层可使用的生长温度偏低，而且AlN***层与GaN沟道层之间晶格失配，导致AlN***层只能生长2纳米左右，再厚就会出现大量缺陷和位错。由于AlN***层的厚度有限，AlN***层减小电子遂穿几率，加强沟道二维电子气的量子限制的作用并不能完全发挥，改善效果有限。
为了在保证晶体质量的同时，加强沟道二维电子气的量子限制，减小电子遂穿几率，本发明提供了一种半导体晶体管外延结构。
以下结合附图和具体实施例对本发明提出的半导体晶体管外延结构及其制备方法作进一步详细说明。根据下面说明书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参阅图1，所述半导体晶体管外延结构从下至上依次包括：衬底100、成核层101、缓冲层102、沟道层103、***层104、复合势垒层105以及P型层106，其中，所述复合势垒层105包括依次层叠的第一势垒层和第二势垒层，且所述第二势垒层的Al组分含量低于所述第一势垒层的Al组分含量。
其中，所述衬底100可以为蓝宝石(Al2O3)、碳化硅(SiC)以及硅衬底中的任意一种，所述衬底100还可以为具有半导体层的衬底，所述半导体层可以为AlN，SiC等，例如，蓝宝石衬底上形成有AlN层，即形成有AlN层的蓝宝石衬底可以作为所述衬底100。
所述成核层101位于所述衬底100上，所述成核层101一方面是为了薄膜(外延层)提供成核点，这些成核点会在横向和纵向生长，最终形成连续薄膜；另一方面，所述成核层101会使外延层和衬底材料应力释放，大量的位错会出现在衬底和外延层的界面处，从而在此后的外延层生长中降低位错密度，提高晶体质量。所述成核层101的材质可以为氮化物，例如所述成核层101的材质为AlN、GaN或AlGaN等其中的任意一种或者任意两者的组合，进一步的，所述成核层101的材质优选为AlN。
所述缓冲层(Buffer)102位于所述成核层101上，所述缓冲层102用于减少衬底与外延层之间的晶格失配，以减少生长的外延层出现缺陷与位错的可能，提高晶体质量。所述缓冲层102不局限于一种材料，也可以是多种材料以及不同掺杂物和不同掺杂含量的组合等，目前已公开的所有缓冲层的材质均在本发明的保护范围之内。优选的，所述缓冲层102的材质为氮化物，例如所述缓冲层102的材质为GaN、AlGaN、渐变Al组分AlGaN等其中的任意一种或者任意两者的组合。
所述沟道层103位于所述缓冲层102上，所述沟道层103为非故意掺杂层，且所述沟道层103的材质可以为GaN或者InAlGaN等，但不限于此，优选的，所述沟道层103的材质为GaN。
所述***层104位于所述沟道层103上，优选的，所述***层104的材质为AlN。所述***层104能提高异质结的带隙差，有利于减小电子遂穿几率，加强沟道二维电子气的量子限制。所述***层104的厚度优选为0.5nm～2nm。
所述成核层101、所述缓冲层102、所述沟道层103以及***层104的形成方式可以是金属有机物化学气相沉积(MOCVD)、分子束外延(MBE)、等离子体辅助化学气相沉积(PECVD)或激光溅射等，但不限于此。
所述复合势垒层105位于所述沟***层104上，所述复合势垒层105的厚度优选为5nm～30nm。具体地，先在所述***层104上形成复合势垒层105的第一势垒层。所述第一势垒层具有高Al组分，可以包括AlGaN、AlInGaN、AlInN任意一种或者多种组合。由于AlGaN能够减少晶格失配，使得晶格位错和缺陷减少，进而可以提高晶体质量，同时，所述AlGaN中含有Al组分，能够加强沟道二维电子气的量子限制，减小电子遂穿几率，从而更有效地缓解电流崩塌和栅极漏电流，提升器件性能，而且AlGaN的生长温度比AlN低，因此AlGaN可以生长的厚一些，减小电子遂穿几率，加强沟道二维电子气的量子限制的作用能够完全发挥，具有非常好的改善效果。所述第一势垒层的厚度优选为0.5nm～5nm。
进一步地，在所述第一势垒层上形成所述第二势垒层，所述第二势垒层为组分渐变的结构层。所述第二势垒层的材质可以包括AlGaN、AlInGaN、AlInN中的任意一种或两种以上的组合。所述第二势垒层的厚度优选为4.5nm～25nm。
进一步地，所述第一势垒层为高Al组分结构层，所述第二势垒层的Al组分渐变且包括至少一层低Al组分结构层。例如，所述第二势垒层仅包括一层低Al组分结构层，即所述复合势垒层包括高Al组分结构层(第一势垒层)和位于其上的低Al组分结构层(第二势垒层)，所述复合势垒层105为从高Al组分渐变到低Al组分的结构层。所述第一势垒层的Al的含量为12％～40％，所述第二势垒层中的Al的含量为2％～30％。
进一步地，所述第二势垒层还可以包括若干层高Al组分结构层。例如，所述第二势垒层包括低Al组分结构层和位于所述低Al组分结构层上的高Al组分结构层，且所述第二势垒层中的高Al组分结构层的Al含量低于所述第一势垒层中的高Al组分结构层的Al含量。即所述复合势垒层包括高Al组分结构层(第一势垒层)、位于所述高Al组分结构层上的低Al组分结构层以及位于所述低Al组分结构层上的高Al组分结构层(第二势垒层)，所述复合垒层为从高Al组分渐变到低Al组分，再从低Al组分渐变到高Al组分的结构层。所述第二势垒层也可以包括两个以上的低Al组分结构层和两个以上的高Al组分结构层等等。通过所述第二势垒层中的低Al组分结构层和高Al组分结构层的设置来调节二维电子气浓度，即在低Al组分结构层中可以***高Al组分结构层用以调节沟道二维电子气的浓度。所述第二势垒层中的低Al组分结构层和高Al组分结构层的设置需要满足异质结中形成的二维电子气浓度达到工艺要求值。所述第二势垒层中的低Al组分结构层和高Al组分结构层的设置还可能会影响所述外延结构的方块电阻，因此，所述第二势垒层中的低Al组分结构层和高Al组分结构层的设置可能还需要满足方块电阻的工艺要求。
所述复合势垒层中的Al组分渐变的方式包括阶梯渐变、线性渐变以及阶梯渐变和线性渐变的组合中的任意一种。
所述阶梯渐变是指Al组分的含量阶梯式突变变化。所述阶梯渐变的实现方式可以为：设置至少两个不同Al组分含量(包括第一势垒层)的生长步骤，且所述阶梯渐变中相邻生长步骤的Al组分含量之间的间隔可以不同，也可以相同，例如相邻生长步骤的Al组分含量之间的间隔不同，分别为25％、10％、8％和5％。再例如，相邻生长步骤的Al组分含量之间的间隔相同，分别为20％、12％和4％。所述阶梯渐变的Al组分含量的趋势并不做限制，可以是逐渐下降的，例如，Al组分含量分别为25％、10％、8％和5％，也可以下降之后再上升的，例如，Al组分含量分别为25％、10％、20％和5％。
所述线性渐变是指Al组分的含量线性连续变化。在生长机台中，例如MOCVD，两个相邻的Al组分含量不同的结构层的生长方式可以包括突变和线性渐变模式，在突变模式中，将Recipe中的生长模式设置成突变，在生长完一个Al组分含量的结构后，MFC(流量计)会直接跳变到下一个结构的Al组分含量。在线性渐变模式中，将Recipe中的生长模式设置成线性渐变，在生长完一个Al组分含量的结构后，MFC(流量计)会逐渐降低(或者升高)到下一个结构的Al组分含量，例如，两个生长步骤的Al组分含量设置为25％和5％，所述Al组分含量在两个生长步骤中由25％逐渐降低至5％，所述降低过程为连续过程。即线性渐变是通过设置机台设备中的生长方式为线性渐变模式来实现的。
所述阶梯渐变和线性渐变的组合的实现方式可以为：设置至少三个不同Al组分含量(包括第一势垒层)的生长步骤，且至少存在一相邻生长步骤的Al组分含量呈阶梯式变化，至少存在一相邻生长步骤的Al组分含量呈线性渐变。例如，Al组分含量分别为25％、15％、10％和20％，其中25％至15％以及至10％是呈阶梯式变化的，10％至20％是呈线性渐变的。
所述复合势垒层还可以包括第三势垒层，且所述第三势垒层位于所述第二势垒层上。所述第三势垒层可根据后续刻蚀工艺设置，作为所述P型层106刻蚀的阻挡层，以防止后续所述P型层106刻蚀过程中出现过刻蚀。所述第三势垒层的材质可以为氮化物，例如AlN、SiN等，优选的，所述第三势垒层的材质为AlN。所述第三势垒层的厚度优选为0.5nm～2nm。
所述P型层106位于所述复合势垒层105上，所述P型层106的材质不局限于一种材料，也可以是多种材料以及不同掺杂物和不同掺杂含量的组合等，例如所述P型层106可以包括p-GaN、p-AlGaN、p-AlInN、p-InGaN、p-AlInGaN等中的任意一种或两种以上的组合。在所述P型层106可以为p-AlGaN时，其中的Al组分含量≤20％。所述P型层106的厚度优选为30nm～150nm。所述P型层106可以是镁、锌等元素掺杂的，掺杂含量可以是单一掺杂含量或外延生长方向的函数，且不限于此。
所述复合势垒层105和P型层106的形成方式可以是金属有机物化学气相沉积(MOCVD)、分子束外延(MBE)、等离子体辅助化学气相沉积(PECVD)或激光溅射等，但不限于此。
本发明还提供了一种半导体晶体管，包括：上述所述的半导体晶体管外延结构、成型在所述外延结构上的源极、漏极以及栅极，所述源极和漏极位于所述栅极两侧。即在形成所述P型层106之后，还包括形成源极、漏极以及栅极，所述源极和漏极位于所述栅极两侧。即先刻蚀所述P型层106至裸露出所述复合势垒层的上表面，然后在所述复合势垒层的上表面形成源极和漏极，接着在所述P型层106上形成栅极。当然，也可以先形成栅极，再形成源极和漏极。
所述半导体晶体管优选为GaN晶体管，也可以是InGaN/InAlGaN等多元化合物的晶体管。而本发明实施例提供的一种含有组分渐变的复合势垒层的半导体晶体管的外延结构，能够在保证晶体质量的同时，加强沟道二维电子气的量子限制，减小电子遂穿几率，从而更有效地缓解电流崩塌和栅极漏电流，提升器件性能。
除此之外，本发明还提供了上述所述的半导体晶体管外延结构的制备方法，可参见图2，具体包括：
步骤S1：提供一衬底；
步骤S2：在所述衬底上形成成核层；
步骤S3：在所述成核层上形成缓冲层；
步骤S4：在所述缓冲层上形成沟道层；
步骤S5：在所述沟道层上形成复合势垒层，所述复合势垒层包括依次层叠的第一势垒层和第二势垒层，且所述第二势垒层的Al组分含量低于所述第一势垒层的Al组分含量；
步骤S6：在所述复合势垒层上形成P型层。
其中，所述衬底可以为蓝宝石(Al2O3)、碳化硅(SiC)以及硅衬底中的任意一种，所述衬底还可以为具有半导体层的衬底，所述半导体层可以为AlN，SiC等。
所述第一势垒层为高Al组分结构层，所述第二势垒层的Al组分渐变且包括至少一层低Al组分结构层。所述第二势垒层还包括若干层高Al组分结构层，且通过所述第二势垒层中的低Al组分结构层和高Al组分结构层的设置来调节二维电子气浓度。所述第二势垒层中的高Al组分结构层的Al含量低于所述第一势垒层的Al含量。
所述复合势垒层还可以包括第三势垒层，且所述第三势垒层形成于所述第二势垒上。
所述的半导体晶体管外延结构的制备方法还包括：在所述沟道层和所述复合势垒层之间***层。
在所述衬底上依次形成所述成核层、缓冲层、沟道层、***层、复合势垒层以及P型层的工艺方法包括金属有机物化学气相沉积(MOCVD)、分子束外延(MBE)、等离子体辅助化学气相沉积(PECVD)或激光溅射等，但不限于此。
采用所述半导体晶体管外延结构的制备方法制备的外延结构可以用于形成半导体晶体管，即在形成所述P型层之后，刻蚀所述P型层至裸露出所述复合势垒层的上表面；在裸露出的所述复合势垒层的上形成源极和漏极，以及在所述P型层上形成栅极，且所述源极和漏极位于所述栅极两侧。
所述源极、漏极和栅极的制作顺序亦可以依据实际需求调整，例如可以先制作源极和漏极，再制作栅极，也可以先制作栅极，再制作源极和漏极。
所述栅极与所述P型层形成肖特基接触或欧姆接触，且所述源极、漏极与复合势垒层形成欧姆接触。所述栅极的金属可以是TiN、W、Ni/Au、Pd/Au等肖特基或者欧姆接触栅极金属，且不限于此。所述P型层的刻蚀方法可以为干法刻蚀或者湿法刻蚀，而所述干法刻蚀的刻蚀试剂可以是能够应用于干法刻蚀工艺的刻蚀气体，例如Cl基刻蚀气体和/或F基刻蚀气体等，但不限于此。典型的所述刻蚀气体可以是Cl2/N2/O2，其他Cl基含有氧气的刻蚀混合气体，如Cl2/BCl3/N2/O2、BCl3/N2/O2、Cl2/O2等，含有Cl基、F基的刻蚀混合气体，如Cl2/BCl3/SF6、Cl2/SF6等，常规Cl基刻蚀气体，如Cl2、Cl2/BCl3等。
综上可见，本发明实施例提供的半导体晶体管外延结构的制备方法制备出的外延结构能够保证晶体质量的同时，加强沟道二维电子气的量子限制，减小电子遂穿几率，从而更有效地缓解电流崩塌和栅极漏电流，提升器件性能。
此外，可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
而且还应该理解的是，本发明并不限于此处描述的特定的方法、化合物、材质、制造技术、用法和应用，它们可以变化。还应该理解的是，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”、“一种”以及“该”包括复数基准，除非上下文明确表示相反意思。因此，例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。因此，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此处描述的结构将被理解为还引述该结构的功能等效物。可被解释为近似的语言应该被那样理解，除非上下文明确表示相反意思。
Claims (37)
1.一种半导体晶体管外延结构，其特征在于，所述外延结构从下至上依次包括：衬底、成核层、缓冲层、沟道层、复合势垒层以及P型层，其中，所述复合势垒层包括依次层叠的第一势垒层和第二势垒层，且所述第二势垒层的Al组分含量低于所述第一势垒层的Al组分含量。
2.如权利要求1所述的半导体晶体管外延结构，其特征在于，所述第一势垒层为高Al组分结构层，所述第二势垒层的Al组分渐变且包括至少一层低Al组分结构层。
3.如权利要求2所述的半导体晶体管外延结构，其特征在于，所述第二势垒层还包括若干层高Al组分结构层，且通过所述第二势垒层中的低Al组分结构层和高Al组分结构层的设置来调节二维电子气浓度。
4.如权利要求2所述的半导体晶体管外延结构，其特征在于，所述第二势垒层的Al组分渐变的方式包括阶梯渐变、线性渐变以及阶梯渐变和线性渐变的组合中的任意一种。
5.如权利要求1所述的半导体晶体管外延结构，其特征在于，所述复合势垒层的厚度为5nm～30nm。
6.如权利要求1所述的半导体晶体管外延结构，其特征在于，所述第一势垒层的厚度为0.5nm～5nm，所述第二势垒层的厚度为4.5nm～25nm。
7.如权利要求1所述的半导体晶体管外延结构，其特征在于，所述复合势垒层还包括第三势垒层，且所述第三势垒层位于所述第二势垒层上。
8.如权利要求7所述的半导体晶体管外延结构，其特征在于，所述第三势垒层的材质包括AlN。
9.如权利要求7所述的半导体晶体管外延结构，其特征在于，所述第三势垒层的厚度为0.5nm～2nm。
10.如权利要求1所述的半导体晶体管外延结构，其特征在于，所述第一势垒层中的Al的含量为12％～40％。
11.如权利要求1所述的半导体晶体管外延结构，其特征在于，所述第二势垒层中的Al的含量为2％～30％。
12.如权利要求1所述的半导体晶体管外延结构，其特征在于，所述第一势垒层和第二势垒层的材质包括AlGaN、AlInGaN、AlInN中的任意一种或两种以上的组合。
13.如权利要求1所述的半导体晶体管外延结构，其特征在于，所述沟道层和所述复合势垒层之间还包括***层。
14.如权利要求13所述的半导体晶体管外延结构，其特征在于，所述***层的材质包括AlN。
15.如权利要求13所述的半导体晶体管外延结构，其特征在于，所述***层的厚度为0.5nm～2nm。
16.如权利要求1所述的半导体晶体管外延结构，其特征在于，所述P型层的材质包括p-GaN、p-AlGaN、p-AlInN、p-InGaN、p-AlInGaN中的任意一种或两种以上的组合。
17.如权利要求16所述的半导体晶体管外延结构，其特征在于，所述P型层的材质为p-AlGaN时，所述p-AlGaN中的Al组分的含量≤20％。
18.如权利要求1所述的半导体晶体管外延结构，其特征在于，所述P型层的厚度为30nm～150nm。
19.一种半导体晶体管，其特征在于，包括：权利要求1～18中任一项所述的半导体晶体管外延结构、成型在所述外延结构上的源极、漏极以及栅极，所述源极和漏极位于所述栅极两侧。
20.一种半导体晶体管外延结构的制备方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成成核层；
在所述成核层上形成缓冲层；
在所述缓冲层上形成沟道层；
在所述沟道层上形成复合势垒层，且所述复合势垒层包括依次层叠的第一势垒层和第二势垒层，且所述第二势垒层的Al组分含量低于所述第一势垒层的Al组分含量；
在所述复合势垒层上形成P型层。
21.如权利要求20所述的半导体晶体管外延结构的制备方法，其特征在于，所述第一势垒层为高Al组分结构层，所述第二势垒层的Al组分渐变且包括至少一层低Al组分结构层。
22.如权利要求21所述的半导体晶体管外延结构的制备方法，其特征在于，所述第二势垒层还包括若干层高Al组分结构层，且通过所述第二势垒层中的低Al组分结构层和高Al组分结构层的设置来调节二维电子气浓度。
23.如权利要求21所述的半导体晶体管外延结构的制备方法，其特征在于，所述第二势垒层的Al组分渐变的方式包括阶梯渐变、线性渐变以及阶梯渐变和线性渐变的组合中的任意一种。
24.如权利要求20所述的半导体晶体管外延结构的制备方法，其特征在于，所述复合势垒层的厚度为5nm～30nm。
25.如权利要求20所述的半导体晶体管外延结构的制备方法，其特征在于，所述第一势垒层的厚度为0.5nm～5nm，所述第二势垒层的厚度为4.5nm～25nm。
26.如权利要求20所述的半导体晶体管外延结构的制备方法，其特征在于，所述第一势垒层中的Al的含量为12％～40％。
27.如权利要求20所述的半导体晶体管外延结构的制备方法，其特征在于，所述第二势垒层中的Al的含量为2％～30％。
28.如权利要求20所述的半导体晶体管外延结构的制备方法，其特征在于，所述第一势垒层和第二势垒层的材质包括AlGaN、AlInGaN、AlInN中的任意一种或两种以上的组合。
29.如权利要求20所述的半导体晶体管外延结构的制备方法，其特征在于，所述复合势垒层还包括第三势垒层，且所述第三势垒层形成于所述第二势垒上。
30.如权利要求29所述的半导体晶体管外延结构的制备方法，其特征在于，所述第三势垒层的材质包括AlN。
31.如权利要求29所述的半导体晶体管外延结构的制备方法，其特征在于，所述第三势垒层的厚度为0.5nm～2nm。
32.如权利要求20所述的半导体晶体管外延结构的制备方法，其特征在于，在所述沟道层和所述复合势垒层之间还形成有***层。
33.如权利要求32所述的半导体晶体管外延结构的制备方法，其特征在于，所述***层的材质包括AlN。
34.如权利要求32所述的半导体晶体管外延结构的制备方法，其特征在于，所述***层的厚度为0.5nm～2nm。
35.如权利要求20所述的半导体晶体管外延结构的制备方法，其特征在于，所述P型层的材质包括p-GaN、p-AlGaN、p-AlInN、p-InGaN、p-AlInGaN中的任意一种或两种以上的组合。
36.如权利要求35所述的半导体晶体管外延结构的制备方法，其特征在于，所述P型层的材质为p-AlGaN时，所述p-AlGaN中的Al组分的含量≤20％。
37.如权利要求20所述的半导体晶体管外延结构的制备方法，其特征在于，所述P型层的厚度为30nm～150nm。
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