CN113284451B - 移位寄存电路和显示面板 - Google Patents

Abstract

本发明实施例公开了一种移位寄存电路和显示面板。移位寄存电路包括：输入控制模块、复位模块、第一输出控制模块、第二输出控制模块、第一反相模块和第二反相模块。其中，复位模块与第一电平电压端、第二时钟信号端以及第二节点电连接，用于响应于所述第二时钟信号端的导通电平，将所述第一电平电压端提供的第一电压信号传输至所述第二节点。与现有技术相比，本发明实施例缓解了移位寄存电路存在的漏电问题，提升了显示面板的可靠性。

Description

移位寄存电路和显示面板

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种移位寄存电路和显示面板。

背景技术

随着显示技术的不断发展，显示面板的应用范围越来越广泛，人们对显示面板的要求也越来越高。移位寄存电路的可靠运行对显示面板的稳定显示起到了至关重要的作用。然而现有的移位寄存电路中的晶体管存在漏电，工作稳定性较差，影响了显示面板的品质提升。

发明内容

本发明实施例提供一种移位寄存电路和显示面板，以缓解移位寄存电路存在的漏电问题，提升显示面板的可靠性。

为实现上述技术目的，本发明实施例提供了如下技术方案：

一种移位寄存电路，包括：

输入控制模块，与输入信号端、第一时钟信号端以及第一节点电连接，用于响应于所述第一时钟信号端的导通电平，将所述输入信号端提供的输入信号传输至所述第一节点；

复位模块，与第一电平电压端、第二时钟信号端以及第二节点电连接，用于响应于所述第二时钟信号端的导通电平，将所述第一电平电压端提供的第一电压信号传输至所述第二节点；

第一输出控制模块，与所述第一节点、第二时钟信号端以及输出信号端电连接，用于响应于所述第一节点的导通电平，将第二时钟信号端提供的第二时钟信号传输至所述输出信号端；

第二输出控制模块，与所述第二节点、第二电平电压端以及所述输出信号端电连接，用于响应于所述第二节点的导通电平，将第二电压信号传输至所述输出信号端；

第一反相模块，与所述第一节点、所述第一时钟信号端及所述第二节点电连接，用于响应于所述第一节点的导通电平，将所述第一时钟信号端提供的第一时钟信号传输至所述第二节点；

第二反相模块，与所述第一节点、第二时钟信号端、所述第二电平电压端以及所述第二节点电连接，用于响应于所述第一节点和所述第二时钟信号端的导通电平，将所述第二电平电压端提供的第二电压信号传输至所述第一节点。

可选地，所述复位模块包括：

第一晶体管，所述第一晶体管的栅极与所述第二时钟信号端电连接，所述第一晶体管的第一极与所述第一电平电压端电连接，所述第一晶体管的第二极与所述第二节点电连接；

优选地，所述第一电压信号为低电平；所述第一晶体管为N型晶体管，所述第一晶体管响应于所述第二时钟信号的高电平而导通；

优选地，所述第一晶体管为氧化物晶体管。

可选地，所述复位模块还包括：

第二晶体管，所述第二晶体管的栅极与所述第一时钟信号端电连接，所述第二晶体管的第一极与所述第一电平电压端电连接，所述第二晶体管的第二极与所述第二节点电连接；其中，所述第二晶体管与所述第一晶体管的沟道类型不同；

优选地，所述第一电压信号为低电平；所述第二晶体管为P型晶体管，所述第二晶体管响应于所述第一时钟信号的低电平而导通。

可选地，所述第一反相模块包括：

第三晶体管，所述第三晶体管的栅极与所述第一节点电连接，所述第三晶体管第一极与所述第一时钟信号端电连接；所述第三晶体管的第二极与所述第二节点电连接；

优选地，所述第一反相模块还包括：

第四晶体管，所述第四晶体管的栅极与所述第二时钟信号端电连接，所述第四晶体管串联连接于所述第三晶体管的第二极和所述第二节点之间。

可选地，所述第二反相模块包括：

第五晶体管，所述第五晶体管的栅极与所述第二节点电连接，所述第五晶体管的第一极与所述第二电平电压端电连接；

第六晶体管，所述第六晶体管的栅极与所述第二时钟信号端电连接，所述第六晶体管的第一极与所述第五晶体管的第二极电连接，所述第六晶体管的第二极与所述第一节点电连接。

可选地，所述输入控制模块包括：

第七晶体管，所述第七晶体管的栅极与所述第一时钟信号端电连接，所述第七晶体管的第一极与所述输入信号端电连接，所述第七晶体管的第二极与所述第一节点电连接。

可选地，所述第一输出控制模块包括：

第八晶体管，所述第八晶体管的栅极与所述第一节点电连接，所述第八晶体管的第一极与所述第二时钟信号端电连接，所述第八晶体管的第二极与所述输出信号端电连接；

第一电容，连接于所述第八晶体管的栅极和所述输出信号端之间；所述第一电容用于实现所述第一节点的自举效应。

可选地，所述第二输出控制模块包括：

第九晶体管，所述第九晶体管的栅极与所述第二节点电连接，所述第九晶体管的第一极与所述第二电平电压端电连接，所述第九晶体管的第二极与所述输出信号端电连接；

第二电容，所述第二电容连接于所述第九晶体管的栅极和所述第二电平电压端之间；所述第二电容用于存储所述第二节点的电位。

可选地，所述第一节点包括第一子节点和第二子节点；所述第一子节点靠近所述输入控制模块，所述第二子节点靠近所述第一输出控制模块；

所述移位寄存电路还包括：

分压保护模块，用于维持所述第一子节点和所述第二子节点处于导通状态；

优选地，所述分压保护模块包括第十晶体管，所述第十晶体管的栅极与所述第一电平电压端电连接，所述第十晶体管的第一极与所述第一子节点电连接，所述第十晶体管的第二极与所述第二子节点电连接。

相应地，本发明还提供了一种显示面板，包括：级联连接的至少两个如本发明任意实施例所述的移位寄存电路。

本发明实施例设置复位模块响应于第二时钟信号端的导通电平而导通，将第一电平电压端提供的第一电压信号传输至第二节点，从而保持第二节点的电位稳定，从而缓解了移位寄存电路存在的漏电问题，提升了显示面板的可靠性。与其他的改进方式相比，本发明实施例还具有以下有益效果：

1、现有技术通过缩短高电平和低电平的压差，降低晶体管的栅源极电压VGS，从而降低VGS＝0时的漏电流，这种改进方式带来的问题是，输出信号端输出的高电平和低电平的压差也会降低，这会影响像素电路中的驱动晶体管的栅极电位，对黑态电压降低不利。然而，本发明实施例提供的技术方案无需改变高电平和低电平的压差，因此，不会对像素电路的工作带来不利影响。

2、现有技术通过增大第二输出控制模块中的存储电容来维持第二节点的稳定，这种改进方式带来的问题是，存储电容在显示电路中占据的空间比较大，增大存储电容与高刷新频率和高分辨率的发展趋势相矛盾。然而，本发明实施例提供的技术方案无需增大存储电容，因此，与高刷新频率和高分辨率的发展趋势相吻合。

3、现有技术通过调整和改善晶体管的特性，使得第一反相模块中的晶体管在VGS＝0时的漏电流很小，因此来改善输出信号异常的问题，这种改进方式带来的问题是，对晶体管的特性进行工艺调整和管控的难度较大。然而，本发明实施例提供的技术方案无需改变晶体管的工艺管控难度，因此，不会增加制造成本。

附图说明

图1为现有的一种移位寄存电路的结构示意图；

图2为图1的时序示意图；

图3为本发明实施例提供的一种移位寄存电路的结构示意图；

图4为本发明实施例提供的一种移位寄存电路的时序示意图；

图5为本发明实施例提供的另一种移位寄存电路的结构示意图；

图6为本发明实施例提供的又一种移位寄存电路的结构示意图；

图7～图26为本发明实施例提供的一种移位寄存电路在各阶段的开关状态以及对应的时序示意图；

图27为本发明实施例提供的另一种移位寄存电路的时序示意图；

图28为本发明实施例提供的又一种移位寄存电路的结构示意图；

图29为本发明实施例提供的又一种移位寄存电路的结构示意图；

图30为本发明实施例提供的又一种移位寄存电路的结构示意图；

图31为本发明实施例提供的一种移位寄存电路级联的示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

正如背景技术所述，现有的移位寄存电路存在漏电问题，工作稳定性较差，影响了显示面板的品质提升。经发明人研究发现，漏电问题使得移位寄存电路的稳定性较差的原因在于以下方面。

图1为现有的一种移位寄存电路的结构示意图。参见图1，现有的移位寄存电路包括：晶体管M1'、晶体管M2'、晶体管M3'、晶体管M4'、晶体管M5'、晶体管M6'、晶体管M7'、电容C1'和电容C2'，低电平信号端VGL'的信号为低电平，高电平信号端VGH'的信号为高电平，输入信号端SIN'的信号为输入信号，第一时钟信号端SCK1'的信号为第一时钟信号，第二时钟信号端SCK2'的信号为第二时钟信号。以各晶体管均为P型晶体管为例，各器件和信号端的连接关系如图1所示。其中，各晶体管均存在漏电的问题，只有晶体管M4'的漏电会对输出信号造成较为严重的影响。

图2为图1的时序示意图。参见图2，在P3中间态阶段，输出信号端GOUT'的低电平输出完毕，进入高电平持续输出状态。当第一时钟信号端SCK1'为高电平时，晶体管M5'处于断开状态，第二节点N2'的电位处于浮置(floating)状态。由于晶体管M4'存在漏电流问题，将第一时钟信号端SCK1'的高电平漏入第二节点N2'，使得浮置的第二节点N2'不能保持低电位，控制M7'断开，从而导致输出信号端GOUT'不能稳定输出高电平。以及，在P3中间态的后一阶段，由于第二节点N2'不能保持低电位，控制晶体管M3'断开，高电平信号端VGH'不能将高电平顺利传输至第一节点N1'。当第二时钟信号端SCK2'变为低电平时，由于晶体管M2'的耦合作用，第一节点N1'的电位耦合变低，控制晶体管M6'导通，输出信号端GOUT'输出第二时钟信号的低电平。在显示面板中包括级联连接的移位寄存电路，该低电平通过级联输出导致显示面板闪屏。且在低刷新频率模式下，由于P3中间态的时间延长，闪屏现象更为严重。

为解决这一技术问题，现有技术通常采用以下技术方案：

1、现有技术通过缩短高电平和低电平的压差，降低晶体管的栅源极电压VGS，从而降低VGS＝0时的漏电流。然而，这种改进方式带来的问题是，输出信号端GOUT输出的高电平和低电平的压差也会降低，这会影响像素电路中的驱动晶体管的栅极电位，对黑态电压降低不利。

2、现有技术通过增大第二输出控制模块中的存储电容来维持第二节点N2'的稳定。然而，这种改进方式带来的问题是，存储电容在显示电路中占据的空间比较大，增大存储电容与高刷新频率和高分辨率的发展趋势相矛盾。

3、现有技术通过调整和改善晶体管的特性，使得晶体管M4'在VGS＝0时的漏电流很小，因此来改善输出信号异常的问题。然而，这种改进方式带来的问题是，对晶体管的特性进行工艺调整和管控的难度较大。

有鉴于此，本发明实施例提供了一种移位寄存电路，该移位寄存电路可应用于显示面板中，为像素电路提供扫描信号或者发光控制信号等。图3为本发明实施例提供的一种移位寄存电路的结构示意图。参见图3，该移位寄存电路包括：输入控制模块100、复位模块200、第一输出控制模块300、第二输出控制模块400、第一反相模块500和第二反相模块600。

输入控制模块100与输入信号端SIN、第一时钟信号端SCK1以及第一节点N1电连接，用于响应于第一时钟信号端SCK1的导通电平，将输入信号端SIN提供的输入信号传输至第一节点N1。

复位模块200与第一电平电压端VGL、第二时钟信号端SCK2以及第二节点N2电连接，用于响应于第二时钟信号端SCK2的导通电平，将第一电平电压端VGL提供的第一电压信号传输至第二节点N2。

第一输出控制模块300与第一节点N1、第二时钟信号端SCK2以及输出信号端GOUT电连接，用于响应于第一节点N1的导通电平，将第二时钟信号端SCK2提供的第二时钟信号传输至输出信号端GOUT。

第二输出控制模块400与第二节点N2、第二电平电压端VGH以及输出信号端GOUT电连接，用于响应于第二节点N2的导通电平，将第二电压信号传输至输出信号端GOUT。

第一反相模块500与第一节点N1、第一时钟信号端SCK1及第二节点N2电连接，用于响应于第一节点N1的导通电平，将第一时钟信号端SCK1提供的第一时钟信号传输至第二节点N2。

第二反相模块600与第一节点N1、第二时钟信号端SCK2、第二电平电压端VGH以及第二节点N2电连接，用于响应于第一节点N1和第二时钟信号端SCK2的导通电平，将第二电平电压端VGH提供的第二电压信号传输至第一节点N1。

图4为本发明实施例提供的一种移位寄存电路的时序示意图。参见图4，示例性地，复位模块200的导通的电平为高电平。在P3中间态阶段，第二时钟信号的高电平控制复位模块200导通，因此，能够维持第二节点N2的低电平。即使第一反相模块500出现漏电的情况，复位模块200的设置也能够维持第二节点的低电平。在P3中间态的后一阶段，第二节点N2的低电平控制第二反相模块600导通，同时第二时钟信号控制第二反相模块600导通，第二反相模块600能够将高电平传输至第一节点，从而消除第二时钟信号的低电平对第一节点N1的耦合影响，使得第一输出控制模块300稳定地保持断开状态，输出信号端GOUT保持稳定的高电平输出。由此可见，本发明实施例通过改变复位模块的设置方式，提升了移位寄存电路的稳定性。与其他的改进方式相比，本发明实施例还具有以下有益效果：

1、现有技术缩短高电平和低电平的压差带来的问题是，输出信号端GOUT输出的高电平和低电平的压差也会降低，这会影响像素电路中的驱动晶体管的栅极电位，对黑态电压降低不利。然而，本发明实施例提供的技术方案无需改变高电平和低电平的压差，因此，不会对像素电路的工作带来不利影响。

2、现有技术增大第二输出控制模块中的存储电容带来的问题是，存储电容在显示电路中占据的空间比较大，增大存储电容与高刷新频率和高分辨率的发展趋势相矛盾。然而，本发明实施例提供的技术方案无需增大存储电容，因此，与高刷新频率和高分辨率的发展趋势相吻合。

3、现有技术调整和改善晶体管的特性带来的问题是，对晶体管的特性进行工艺调整和管控的难度较大。然而，本发明实施例提供的技术方案无需改变晶体管的工艺管控难度，因此，不会增加制造成本。

综上所述，本发明实施例在不改变高电平和低电平的压差、不增大存储电容和不改变晶体管的特性的基础上，改善了晶体管漏电问题带来的移位寄存电路工作不稳定的问题，提升了移位寄存电路的稳定性，提升了显示面板的显示画质。且本发明实施例提供的电路结构简单，易于实现。

图5为本发明实施例提供的另一种移位寄存电路的结构示意图。参见图5，在上述实施例的基础上，可选地，第一节点N1包括第一子节点N11和第二子节点N12；第一子节点N11靠近输入控制模块100，第二子节点N12靠近第一输出控制模块300。移位寄存电路还包括分压保护模块700，分压保护模块700用于维持第一子节点N11和第二子节点N12处于导通状态，防止第二子节点N12处的电容的自举效应影响第一子节点N11的电位。

在上述各实施例的基础上，各模块中晶体管的设置方式有多种，下面就其中的几种进行说明。

图6为本发明实施例提供的又一种移位寄存电路的结构示意图。参见图6，在一种实施方式中，可选地，复位模块200包括第一晶体管M1和第二晶体管M2，第一晶体管M1的栅极与第二时钟信号端SCK2电连接，第一晶体管M1的第一极与第一电平电压端VGL电连接，第一晶体管M1的第二极与第二节点N2电连接。第二晶体管M2的栅极与第一时钟信号端SCK1电连接，第二晶体管M2的第一极与第一电平电压端VGL电连接，第二晶体管M2的第二极与第二节点N2电连接。

其中，第二晶体管M2与第一晶体管M1的沟道类型不同。可选地，第一电压信号为低电平；第一晶体管M1为N型晶体管，第二晶体管M2为P型晶体管，第一晶体管M1响应于第二时钟信号的高电平而导通，第二晶体管M2响应于第一时钟信号的低电平而导通。示例性地，第一晶体管M1和第二晶体管M2可以均采用低温多晶硅(LTPS)工艺；或者，第一晶体管M1采用氧化物(IGZO)工艺，第二晶体管M2采用低温多晶硅(LTPS)工艺。其中，采用氧化物(IGZO)工艺制作的晶体管具有更低的漏电流，以进一步降低第二节点N2的漏电流。

第一反相模块500包括第三晶体管M3和第四晶体管M4，第三晶体管M3的栅极与第一节点(例如，第一子节点N11)电连接，第三晶体管M3第一极与第一时钟信号端SCK1电连接；第三晶体管M3的第二极与第二节点N2电连接。第四晶体管M4的栅极与第二时钟信号端SCK2电连接，第四晶体管M4串联连接于第三晶体管M3的第二极和第二节点N2之间。

第二反相模块600包括第五晶体管M5和第六晶体管M6，第五晶体管M5的栅极与第二节点N2电连接，第五晶体管M5的第一极与第二电平电压端VGH电连接。第六晶体管M6的栅极与第二时钟信号端SCK2电连接，第六晶体管M6的第一极与第五晶体管M5的第二极电连接，第六晶体管M6的第二极与第一节点(例如，第一子节点N11)电连接。

输入控制模块100包括第七晶体管M7，第七晶体管M7的栅极与第一时钟信号端SCK1电连接，第七晶体管M7的第一极与输入信号端SIN电连接，第七晶体管M7的第二极与第一节点(例如，第一子节点N11)电连接。

第一输出控制模块300包括第八晶体管M8和第一电容C1，第八晶体管M8的栅极与第一节点(例如，第二子节点N12)电连接，第八晶体管M8的第一极与第二时钟信号端SCK2电连接，第八晶体管M8的第二极与输出信号端GOUT电连接。第一电容C1连接于第八晶体管M8的栅极和输出信号端GOUT之间；第一电容C1用于实现第一节点N1的自举效应。

第二输出控制模块400包括第九晶体管M9和第二电容C2，第九晶体管M9的栅极与第二节点N2电连接，第九晶体管M9的第一极与第二电平电压端VGH电连接，第九晶体管M9的第二极与输出信号端GOUT电连接。第二电容C2连接于第九晶体管M9的栅极和第二电平电压端VGH之间；第二电容C2用于存储第二节点N2的电位。

分压保护模块700包括第十晶体管M10，第十晶体管M10的栅极与第一电平电压端VGL电连接，第十晶体管M10的第一极与第一子节点N11电连接，第十晶体管M10的第二极与第二子节点N12电连接。

可选地，继续参见图6，第三晶体管M3～第十晶体管M10的晶体管类型均与第二晶体管M2的类型相同，均为P型晶体管，可以采用低温多晶硅工艺制作。

图7～图26为本发明实施例提供的一种移位寄存电路在各阶段的开关状态以及对应的时序示意图。参见图7～图26，实心方框表示晶体管导通，空心方框表示晶体管断开。示例性地，第一时钟信号端SCK1和第二时钟信号端SCK2交替输出低电平，移位寄存电路的输入信号端SIN低电平的移位信号，第一晶体管M1的导通电平为高电平，第二晶体管M2～第十晶体管M10的导通电平为低电平，第一电平电压端VGL为低电平，第二电平电压端VGH为高电平。移位寄存电路包括P1阶段、P1中间态阶段、P2阶段、P2中间态阶段、P3阶段、P3中间态阶段、P4阶段、P4中间态阶段、P5阶段和P5中间态阶段等阶段。

参见图7和图8，在P1阶段，输入信号端SIN的信号为低电平，第一时钟信号端SCK1的信号为低电平，第二时钟信号端SCK2的信号为高电平。第二时钟信号端SCK2控制第四晶体管M4和第六晶体管M6关闭，其余晶体管均打开。第七晶体管M7将输入信号端SIN的低电平传输至第一子节点N11，使得第一子节点N11的电位为低电平，第一子节点N11的低电平传输至第二子节点N12。第一晶体管M1和第二晶体管M2将第一电平电压端VGL的低电平传输至第二节点N2，使得第二节点N2的电位为低电平。第二节点N2的低电平控制第九晶体管M9打开，同时第二子节点N12的低电平控制第八晶体管M8打开，第八晶体管M8和第九晶体管M9同时输出高电平，此时输出信号端GOUT的电位为高电平。

参见图9和图10，在P1中间态阶段，输入信号端SIN的电位为低电平，第一时钟信号端SCK1的电位和第二时钟信号端SCK2的电位均为高电平。第一时钟信号端SCK1的高电平控制第二晶体管M2和第七晶体管M7关闭，同时第四晶体管M4和第六晶体管M6维持关闭状态，其余晶体管开启，第二节点N2和第二子节点N12均维持低电平，输出信号端GOUT的电位维持高电平。

其中，第四晶体管M4的栅极连接第二时钟信号端SCK2，以及第四晶体管M4和第三晶体管M3串联连接的方式，维持了第二节点N2低电平的稳定性。这是因为，一方面，若不设置第四晶体管M4，仅设置第三晶体管M3，在P1中间态阶段，第三晶体管M3导通，将第一时钟信号端SCK1的高电平传输至第二节点N2。同时，第一晶体管M1向第二节点N2传输低电平，使得第一时钟信号端SCK1的高电平直接传输至第一电平电压端VGL，电路中存在较大的导通电流。另一方面，第三晶体管M3和第四晶体管M4串联，有利于增大该支路的电路，从而进一步降低漏电流。因此，本发明实施例设置第四晶体管M4的栅极连接第二时钟信号端SCK2，以及第四晶体管M4和第三晶体管M3串联连接的方式，维持了第二节点N2低电平的稳定性。

参见图11和图12，在P2阶段，输入信号端SIN的电位为高电平，第一时钟信号端SCK1的电位为高电平，第二时钟信号端SCK2的电位为低电平。第一晶体管M1、第二晶体管M2和第七晶体管M7关闭，同时第三晶体管M3和第四晶体管M4打开，将第一时钟信号端SCK1的高电平传输至第二节点N2，第二节点N2电位转变为高电平，从而控制第九晶体管M9和第五晶体管M5关闭。第一子节点N11电位维持低电平不变，第八晶体管M8开启，将第二时钟信号端SCK2的低电平传输至输出信号端GOUT，输出信号端GOUT的电位为低电平。

其中，当输出信号端GOUT的电位由高电平跳变为低电平时，由于第一电容C1的耦合作用，第二子节点N12的电位由低电平跳变为更低的低电平。第十晶体管M10连接在第一子节点N11和第二子节点N12之间，避免了第二子节点N12的低电平传输至第一子节点N11。这是因为，对于设置为P型晶体管的第十晶体管M10，高电位点为源极(即左侧为源极)，低电位点为漏极(即右侧为漏极)，当第十晶体管M10打开时，要求第十晶体管M10的栅极电压小于源极电压，且Vgs-_M10＜Vth-_M10。因此，当源极电压降低，使Vgs-_M10升高，不满足Vgs-_M10＜Vth-_M10这一条件时，第十晶体管M10断开，从而使得第一子节点N11的电位不至于过低。当第一子节点N11的电位过低时，在后面阶段(P3阶段)，输入信号端SIN的高电平无法完全写入至第一子节点N11。因此，本发明实施例通过设置第十晶体管M10来防止第一子节点N11的电位过低，有利于移位寄存电路的稳定性。

参见图13和图14，在P2中间态阶段，输入信号端SIN的电位、第一时钟信号端SCK1的电位和第二时钟信号端SCK2的电位均为高电平。第二时钟信号端SCK2的高电平控制第一晶体管M1开启，第二节点N2的电位转变为低电平，控制第九晶体管M9开启。第一子节点N11的电位维持低电平，第八晶体管M8维持开启，输出信号端GOUT的电位为高电平。

参见图15和图16，在P3阶段，输入信号端SIN的电位为高电平，第一时钟信号端SCK1的电位为低电平，第二时钟信号端SCK2的电位为高电平。第七晶体管M7开启，第一子节点N11转变为高电平，控制第八晶体管M8关闭。同时第三晶体管M3、第四晶体管M4和第六晶体管M6关闭。第二节点N2维持低电平，第九晶体管M9开启，输出信号端GOUT的电位为高电平。

参见图17和图18，在P3中间态阶段，输入信号端SIN的电位为高电平，第一时钟信号端SCK1的电位为高电平，第二时钟信号端SCK2的电位为高电平。第一时钟信号端SCK1的高电平控制第七晶体管M7关闭，第二时钟信号端SCK2的高电平控制第一晶体管M1开启。第一子节点N11的电位维持高电平，第八晶体管M8关闭。第二节点N2的电位维持低电平，第九晶体管M9开启，输出信号端GOUT的电位为高电平。

由此可见，由于第一晶体管M1处于打开的状态，能够在P3中间态阶段维持第二节点N2的低电平状态，避免了第二节点N2处于浮置状态的不稳定性。例如，第三晶体管M3和第四晶体管M4产生漏电流，第一时钟信号端SCK1的高电平影响第二节点N2的低电平的稳定性，从而导致第九晶体管M9不能有效开启。以及，第五晶体管M5不能有效开启，在后一阶段第二时钟信号端SCK2变为低电平时，第一子节点N11受到第六晶体管M6的耦合影响而变低，第八晶体管M8开启，信号输出端GOUT输出低电平。

参见图19和图20，在P4阶段，输入信号端SIN的电位为高电平，第一时钟信号端SCK1的电位为高电平，第二时钟信号端SCK2的电位为低电平。第一时钟信号端SCK1的高电平控制第七晶体管M7关闭，第二时钟信号端SCK2的低电平控制第一晶体管M1关闭，控制第六晶体管M6开启。第二节点N2的电位维持低电平，第九晶体管M9开启。第五晶体管M5和第六晶体管M6将高电平传输至第一子节点N11，第一子节点N11的电位保持高电平，第八晶体管M8关闭，输出信号端GOUT的电位为高电平。

在P4阶段，虽然第一晶体管M1和第二晶体管M2均关闭，第二节点N2处于浮置状态，但是此时第二时钟信号端SCK2已处于低电平状态，不会继续跳变，因此，不会对第一子节点产生耦合影响，导致第八晶体管导通。

参见图21和图22，在P4中间态阶段，输入信号端SIN的电位为高电平，第一时钟信号端SCK1的电位为高电平，第二时钟信号端SCK2的电位为高电平。第二时钟信号端SCK2的高电平控制第一晶体管M1开启，第二节点N2保持低电平，第九晶体管M9开启。第一子节点N11维持高电平，第八晶体管M8关闭，输出信号端GOUT的电位为高电平。

参见图23和图24，在P5阶段，输入信号端SIN的电位为高电平，第一时钟信号端SCK1的电位为低电平，第二时钟信号端SCK2的电位为高电平。第一时钟信号端SCK1的低电平控制第七晶体管M7开启，第一子节点N11保持高电平，第八晶体管M8关闭。第一晶体管M1和第二晶体管M2开启，第二节点N2保持低电平，第九晶体管M9开启，输出信号端GOUT的电位为高电平。

参见图25和图26，在P5中间态阶段，输入信号端SIN的电位为高电平，第一时钟信号端SCK1的电位为高电平，第二时钟信号端SCK2的电位为高电平。P5中间态阶段与P3中间态阶段的晶体管的开启、关闭状态相同，后续阶段亦与前面阶段类似，输出信号端GOUT的电位均为高电平，不再赘述。

图27为本发明实施例提供的另一种移位寄存电路的时序示意图。参见图27，在上述各实施例的基础上，可选地，移位寄存器电路可运行于刷新频率不同的工作模式下。在显示面板中支持至少两种不同的刷新频率，有利于在提升显示面板的画质的基础上，提升显示面板的性能。例如，支持高刷新频率(如120HZ)和低刷新频率(如60HZ)两种模式。示例性地，在120HZ模式下，一个周期是8.33ms；在60HZ模式下，一个周期是16.67ms。其中，60HZ模式与120HZ模式下的时钟信号(包括第一时钟信号和第二时钟信号)的频率不变，在60HZ模式下，每一帧均有半帧时间为空白区间(blank区间)，因此，称这种60HZ模式为假60HZ模式。在60HZ模式的blank区间，第一时钟信号端SCK1和第二时钟信号端SCK2的时钟信号均为低电平，输入信号端SIN的电位为高电平，第二节点N2的电位维持低电平，输出信号端GOUT的电位为高电平。第一子节点N1的电位为高电平，则第三晶体管M3的栅极和源极电位均长期处于高电平，特性易发生正偏，即在VGS＝0V的漏电流IDS逐渐变大，容易导致移位寄存电路工作异常，引起异常显示。

本发明实施例设置第一晶体管M1和第二晶体管M2分别由第二时钟信号端SCK2和第一时钟信号端SCK1控制，共同为第二节点N2复位，减少了第二节点N2出现浮置状态的阶段，使得漏电导致的问题得到改善。因此，本发明实施例能够缓解低刷新频率下，第三晶体管M3漏电流偏大带来的电路运行不稳定的问题，从而提升了移位寄存电路的可靠性。以及，随着刷新率提高，blank区间进一步延长，本发明实施例的优势进一步凸显。

经发明人实验验证，在高温70度运行，现有技术提供的移位寄存电路工作在60HZ驱动，24h出现闪屏异常；然而，本发明实施例提供的移位寄存电路工作在60HZ驱动，240h无相关功能性不良。由此可见，本发明实施例对于提升稳定性的效果显著。

图28为本发明实施例提供的又一种移位寄存电路的结构示意图。参见图28，在本发明的一种实施方式中，可选地，与图6所示的电路不同的是，复位模块200包括仅包括第一晶体管M1，第一晶体管M1的栅极与第二时钟信号端SCK2电连接，第一晶体管M1的第一极与第一电平电压端VGL电连接，第一晶体管M1的第二极与第二节点N2电连接。由前述实施例分析可知，当第二晶体管M2导通时，第一晶体管M1均导通，因此可以省去第二晶体管M2，从而简化电路结构。

图29为本发明实施例提供的又一种移位寄存电路的结构示意图。参见图29，在本发明的一种实施方式中，可选地，与图6所示的电路不同的是，在本发明的一种实施方式中，可选地，第一反相模块500仅包括第三晶体管M3，第三晶体管M3的栅极与第一节点(例如，第一子节点N11)电连接，第三晶体管M3第一极与第一时钟信号端SCK1电连接；第三晶体管M3的第二极与第二节点N2电连接。由前述实施例分析可知，第一反相模块500仅设置第三晶体管M3会带来导通电流较大的问题，但电路结构简单。

图30为本发明实施例提供的又一种移位寄存电路的结构示意图。参见图30，在本发明的一种实施方式中，可选地，与图6所示的电路不同的是，复位模块200包括仅包括第一晶体管M1，第一反相模块500仅包括第三晶体管M3。这样设置，进一步简化了电路结构。

本发明实施例还提供了一种显示面板，示例性地，显示面板为有机发光二极管显示面板(Organic Light-Emitting Diode，OLED)、液晶显示面板(Liquid CrystalDisplay，LCD)、微发光二极管显示面板(Micro Light Emitting Diode，Micro LED)、电泳显示面板(Electrophoresis Display，EPD)或量子点发光二极管(Quantum Dot LightEmitting Diodes，QLED)。该显示面板包括：级联连接的如本发明任意实施例所提供的移位寄存电路，具备相应的有益效果。图31为本发明实施例提供的一种移位寄存电路级联的示意图。参见图31，显示面板包括N+1级移位寄存电路10，第1级移位寄存电路的信号输出端GOUT(1)作为第2级移位寄存电路的信号输入端IN，……，第N级移位寄存电路的信号输出端GOUT(N)作为第N+1级移位寄存电路的信号输入端IN。从而实现信号的移位输出。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (14)

1.一种移位寄存电路，其特征在于，包括：

输入控制模块，与输入信号端、第一时钟信号端以及第一节点电连接，用于响应于所述第一时钟信号端的导通电平，将所述输入信号端提供的输入信号传输至所述第一节点；

复位模块，与第一电平电压端、第二时钟信号端以及第二节点电连接，用于响应于所述第二时钟信号端的导通电平，将所述第一电平电压端提供的第一电压信号传输至所述第二节点；所述复位模块包括第一晶体管，所述第一晶体管的栅极与所述第二时钟信号端电连接，所述第一晶体管的第一极与所述第一电平电压端电连接，所述第一晶体管的第二极与所述第二节点电连接；

第一输出控制模块，与所述第一节点、第二时钟信号端以及输出信号端电连接，用于响应于所述第一节点的导通电平，将第二时钟信号端提供的第二时钟信号传输至所述输出信号端；

第二输出控制模块，与所述第二节点、第二电平电压端以及所述输出信号端电连接，用于响应于所述第二节点的导通电平，将第二电压信号传输至所述输出信号端；

第一反相模块，与所述第一节点、所述第一时钟信号端及所述第二节点电连接，用于响应于所述第一节点的导通电平，将所述第一时钟信号端提供的第一时钟信号传输至所述第二节点；

第二反相模块，与所述第一节点、第二时钟信号端、所述第二电平电压端以及所述第二节点电连接，用于响应于所述第一节点和所述第二时钟信号端的导通电平，将所述第二电平电压端提供的第二电压信号传输至所述第一节点。

2.根据权利要求1所述的移位寄存电路，其特征在于，所述第一电压信号为低电平；所述第一晶体管为N型晶体管，所述第一晶体管响应于所述第二时钟信号的高电平而导通。

3.根据权利要求1所述的移位寄存电路，其特征在于，所述第一晶体管为氧化物晶体管。

4.根据权利要求1所述的移位寄存电路，其特征在于，所述复位模块还包括：

第二晶体管，所述第二晶体管的栅极与所述第一时钟信号端电连接，所述第二晶体管的第一极与所述第一电平电压端电连接，所述第二晶体管的第二极与所述第二节点电连接；其中，所述第二晶体管与所述第一晶体管的沟道类型不同。

5.根据权利要求4所述的移位寄存电路，其特征在于，所述第一电压信号为低电平；所述第二晶体管为P型晶体管，所述第二晶体管响应于所述第一时钟信号的低电平而导通。

6.根据权利要求1所述的移位寄存电路，其特征在于，所述第一反相模块包括：

第三晶体管，所述第三晶体管的栅极与所述第一节点电连接，所述第三晶体管第一极与所述第一时钟信号端电连接；所述第三晶体管的第二极与所述第二节点电连接。

7.根据权利要求6所述的移位寄存电路，其特征在于，所述第一反相模块还包括：

第四晶体管，所述第四晶体管的栅极与所述第二时钟信号端电连接，所述第四晶体管串联连接于所述第三晶体管的第二极和所述第二节点之间。

8.根据权利要求1所述的移位寄存电路，其特征在于，所述第二反相模块包括：

第五晶体管，所述第五晶体管的栅极与所述第二节点电连接，所述第五晶体管的第一极与所述第二电平电压端电连接；

第六晶体管，所述第六晶体管的栅极与所述第二时钟信号端电连接，所述第六晶体管的第一极与所述第五晶体管的第二极电连接，所述第六晶体管的第二极与所述第一节点电连接。

9.根据权利要求1所述的移位寄存电路，其特征在于，所述输入控制模块包括：

第七晶体管，所述第七晶体管的栅极与所述第一时钟信号端电连接，所述第七晶体管的第一极与所述输入信号端电连接，所述第七晶体管的第二极与所述第一节点电连接。

10.根据权利要求1所述的移位寄存电路，其特征在于，所述第一输出控制模块包括：

第八晶体管，所述第八晶体管的栅极与所述第一节点电连接，所述第八晶体管的第一极与所述第二时钟信号端电连接，所述第八晶体管的第二极与所述输出信号端电连接；

第一电容，连接于所述第八晶体管的栅极和所述输出信号端之间；所述第一电容用于实现所述第一节点的自举效应。

11.根据权利要求1所述的移位寄存电路，其特征在于，所述第二输出控制模块包括：

第九晶体管，所述第九晶体管的栅极与所述第二节点电连接，所述第九晶体管的第一极与所述第二电平电压端电连接，所述第九晶体管的第二极与所述输出信号端电连接；

第二电容，所述第二电容连接于所述第九晶体管的栅极和所述第二电平电压端之间；所述第二电容用于存储所述第二节点的电位。

12.根据权利要求1所述的移位寄存电路，其特征在于，所述第一节点包括第一子节点和第二子节点；所述第一子节点靠近所述输入控制模块，所述第二子节点靠近所述第一输出控制模块；

所述移位寄存电路还包括：

分压保护模块，用于维持所述第一子节点和所述第二子节点处于导通状态。

13.根据权利要求12所述的移位寄存电路，其特征在于，所述分压保护模块包括第十晶体管，所述第十晶体管的栅极与所述第一电平电压端电连接，所述第十晶体管的第一极与所述第一子节点电连接，所述第十晶体管的第二极与所述第二子节点电连接。

14.一种显示面板，其特征在于，包括：级联连接的至少两个如权利要求1-13任一项所述的移位寄存电路。

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