CN113219323A - 一种芯片引脚连通性的测试装置、方法和可读存储介质 - Google Patents

Abstract

本申请涉及芯片引脚连通性的测试装置、方法和可读存储介质。所述装置包括：芯片座、芯片、目标输入输出电路和电平检测模块；所述芯片座，用于与所述芯片通过引脚相连接；所述引脚包括待测引脚；所述芯片，包括保护二极管，所述保护二极管通过所述待测引脚与所述目标输入输出电路相连接；所述电平检测模块，与所述待测引脚相连接，用于在所述目标输入输出电路处于阻抗调节模式的情况下，检测所述待测引脚的输出电平值。采用本装置能够使得测试装置的成本低。

Description

一种芯片引脚连通性的测试装置、方法和可读存储介质

技术领域

本发明涉及芯片技术领域，特别是涉及一种芯片引脚联通性的测试装置、方法、计算机设备和计算机可读存储介质。

背景技术

编程器上的引脚连通性测试方案通常参考自动化测试设备（ATE，Automatic TestEquipment）的测试方案，在电路上实现一个100uA（微安）恒流源，通过切换矩阵连接到烧录座引脚上，通过ADC（Analog to digital converter，模拟数字转换器）对电压进行采集以实现对二极管的检测。然而，传统的方式由于使用了大量的电路进行测试，导致电路成本大幅度增加。

发明内容

基于此，针对上述技术问题，本发明提供了一种芯片引脚连通性的测试装置、方法和可读存储介质。

一种芯片引脚连通性的测试装置，包括芯片座、芯片、目标输入输出电路和电平检测模块；

所述芯片座，用于与所述芯片通过引脚相连接；所述引脚包括待测引脚；

所述芯片，包括保护二极管，所述保护二极管通过所述待测引脚与所述目标输入输出电路相连接；

所述电平检测模块，与所述待测引脚相连接，用于在所述目标输入输出电路处于阻抗调节模式的情况下，检测所述待测引脚的输出电平值。

一种芯片引脚连通性的测试方法，所述方法包括：

将与待测引脚相连接的目标输入输出电路配置为阻抗调节模式；芯片通过所述待测引脚与芯片座相连接；所述芯片包括保护二极管，所述保护二极管通过所述待测引脚与所述目标输入输出电路相连接；所述待测引脚的一端与保护二极管相连接，所述待测引脚的另一端与所述目标输入输出电路相连接；

在所述阻抗调节模式下，检测所述待测引脚的输出电平值；

基于所述输出电平值和所述阻抗调节模式所对应的连通性判断方式，确定所述待测引脚与所述芯片座之间的连通性。

一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现芯片引脚连通性的测试方法的各个实施例中的步骤。

一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现芯片引脚连通性的测试方法的各个实施例中的步骤。

上述芯片引脚连通性的测试装置、方法和可读存储介质，芯片座与芯片通过引脚相连接，保护二极管通过待测引脚与目标输入输出电路相连接，电平检测模块与待测引脚相连接，且用于在目标输入输出电路处于阻抗调节模式的情况下，检测目标输入输出电路的输出电平值，能够检测待测引脚的连通性，特别是芯片座与待测引脚之间的连通性；此外，采用芯片座、芯片、目标输入输出电路和电平检测模块，使得芯片引脚连通性测试装置简单，控制方便，通过输入输出电路的不同阻抗调节模式替换传统方式中的恒流源，使得测试装置的成本低。

附图说明

图1为一个实施例中芯片引脚连通性的测试装置的示意图；

图2为一个实施例中处于弱上拉模式的芯片引脚连通性测试装置的示意图；

图3为一个实施例中传统的保护二极管的电路示意图；

图4为一个实施例中处于弱下拉模式的芯片引脚连通性测试装置的示意图；

图5为另一个实施例中传统的保护二极管的电路示意图；

图6为一个实施例中目标输入输出电路的电路示意图；

图7为另一个实施例中芯片引脚连通性的测试装置的结构示意图；

图8为一个实施例中芯片引脚连通性测试方法的流程示意图；

图9为一个实施例中计算机设备的内部结构图。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，本发明实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变，所述的连接可以是直接连接，也可以是间接连接。

另外，在本发明中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

在一个实施例中，如图1所示，为一个实施例中芯片引脚连通性的测试装置的，包括芯片座110、芯片120、目标输入输出电路130和电平检测模块140。芯片包括引脚，引脚包括待测引脚1202。芯片座110用于与芯片120通过引脚相连接，该引脚包括待测引脚1202。芯片120包括保护二极管1204，保护二极管1204通过待测引脚1202与目标输入输出电路130相连接。电平检测模块140与待测引脚1202相连接，用于在目标输入输出电路130处于阻抗调节模式的情况下，检测待测引脚1202的输出电平值。

具体地，芯片座具体可以是编程器的芯片座。芯片可放置在芯片座上。芯片座用于与芯片通过引脚相连接，该引脚包括待测引脚。该引脚还可以包括其他类型的引脚，如时钟引脚等，在此不作限定。

芯片中包括保护二极管，保护二极管位于芯片内，保护二极管通过待测引脚与目标输入输出电路串联相接。保护二极管用于避免引脚的异常电压损坏集成芯片内部电路，从而保护集成芯片。保护二极管的阴极和阳极连接方式在不同芯片中可以有不同的连接方式。保护二极管通过待测引脚与目标输入输出电路相连接形成回路。即目标输入输出电路可接入电源端或者作为电源端且保护二极管的阴极接地端；或者，保护二极管的阳极接入电源端且目标输入输出电路接地端。

电平检测模块与待测引脚相连接，电源检测模块用于检测待测引脚的输出电平值，以确定待测引脚与芯片座的连通性。输出电平值用于根据一定的判断方式确定待测引脚的输出电平是处于高电平还是低电平，以确定待测引脚与芯片座的连通性。电平检测模块具体可以是电压表、万用表、微控制单元等不限于此。

阻抗调节模式是指处于上拉电阻模式或者处于下拉电阻模式。具体可以是电平检测模块用于在目标输入输出电路处于与保护二极管的连接关系对应的阻抗调节模式的情况下，检测待测引脚的输出电平值。

本实施例中的芯片引脚连通性的测试装置，芯片座与芯片通过引脚相连接，保护二极管通过待测引脚与目标输入输出电路相连接，电平检测模块与待测引脚相连接，且用于在目标输入输出电路处于阻抗调节模式的情况下，检测目标输入输出电路的输出电平值，能够检测待测引脚的连通性，特别是芯片座与待测引脚之间的连通性；此外，采用芯片座、芯片、目标输入输出电路和电平检测模块，使得芯片引脚连通性测试装置简单，控制方便，通过输入输出电路的不同阻抗调节模式替换传统方式中的恒流源，使得测试装置的成本低。

在一个实施例中，如图2所示，为一个实施例中处于弱上拉模式的芯片引脚连通性测试装置的示意图。保护二极管1204的阴极与地相连接且保护二极管1204的阳极与待测引脚1202相连接。阻抗调节模式包括弱上拉模式，在弱上拉模式下，目标输入输出电路130包括上拉电阻1302，上拉电阻1302的一端与待测引脚1202相连接，上拉电阻1302的另一端与电源相连接。

其中，保护二极管位于芯片内，保护二极管的阴极与地相连接且保护二极管的阳极在芯片内与待测引脚相连接。阻抗调节模式包括弱上拉模式。弱上拉是指上拉的阻值大，因此电流较小，能够使得加载到保护二极管上的正向电流小，降低烧毁芯片引脚的风险。

在弱上拉模式下，目标输入输出电路作为电源端，上拉电阻的一端与待测引脚相连接，上拉电阻的另一端与电源相连接。因此得到，上拉电阻的输入端与电源相连接，上拉电阻的输出端与待测引脚相连接，待测引脚与保护二极管的阳极相连接，保护二极管的阴极与地相连接，形成回路。电平检测模块用于检测待测引脚的输出电平值。当检测到输出电平值小于第一预设电平值的情况下，确定待测引脚与芯片座之间的连通；当检测到输出电平值大于第一预设电平值的情况下，确定待测引脚与芯片座之间未连通。

本申请实施例中的上拉电阻的阻值约为28kΩ（千欧姆），范围在27 kΩ~30 kΩ之间，可以将加载到保护二极管上的正向电压限制在100uA~150uA内。本申请实施例中的上拉阻值，相比于传统的通过2kΩ~3.3 kΩ的电阻使得保护二极管的正向电流可能大于1mA（毫安），电流过大导致损坏芯片引脚的方式，能够避免损坏芯片引脚，使得电路更加安全。

本实施例中，通过目标输入输出电路中的上拉电阻、保护二极管、待测引脚等形成回路进行电信号传输，即可判断出编程器与芯片引脚的连通性是否良好，也可指示出芯片座与集成芯片之间没有连接好的引脚，控制方便，使用上下拉电阻代替恒流源的切换成本低。

在一个实施例中，芯片中除了待测引脚之外的各引脚分别与各输出输出电路相连接。电平检测模块，还用于将芯片中除了待测引脚之外的其它引脚对应的输入输出电路均配置为接地模式。

具体地，芯片中除了待测引脚，还有其它引脚，且其它引脚分别与各输入输出电路相连接。即一个引脚对应一个输入输出电路。例如，一个芯片有8个引脚，那么这8个引脚每个引脚均对应一个输入输出电路，总共对应8个输入输出电路。并且，同一芯片的所有引脚所对应的输入输出电路的电路结构可以相同。

电平检测模块与各输入输出电路相连接。即一个电平检测模块可以对应多个输入输出电路。电平检测模块用于将芯片中除了待测引脚之外的其它引脚所对应的输入输出电路配置为接地模式。

如图3所示，为一个实施例中传统的保护二极管的电路示意图。其中包括VDD、引脚310和保护二极管320，保护二极管320的阳极与引脚310相连接，保护二极管320的阴极与VDD相连接。那么，当引脚的电压大于VDD电压时，则引脚和VDD之间的保护二极管导通，电流从引脚流向VDD，这样即可避免引脚的异常电压损坏芯片内部电路。图2中的GND所对应的引脚原本是VDD引脚，被配置为接地模式，成为了地端。那么，图2可用于检测芯片VDD与引脚之间的保护二极管。

本实施例中，芯片中除了待测引脚之外的各引脚分别与各输入输出电路相连接，电平检测模块还用于将芯片中除了待测引脚之外的其它引脚所对应的输入输出电路均配置为接地模式，能够形成回路，也不影响待测引脚的检测；并且基于保护二极管的连接关系配置对应的阻抗调节模式，能实现芯片引脚连通性的测试，控制方便，成本较低。

在一个实施例中，如图4所示，为一个实施例中处于弱下拉模式的芯片引脚连通性测试装置的示意图。其中，保护二极管1204的阴极与待测引脚1202相连接且保护二极管1204的阳极与电源相连接。阻抗调节模式包括弱下拉模式；在弱下拉模式下，目标输入输出电路130包括下拉电阻1304，下拉电阻1304的一端与待测引脚1202相连接，下拉电阻1304的另一端与地相连接。

其中，保护二极管位于芯片内，保护二极管的阴极与待测引脚相连接且保护二极管的阳极与电源相连接。阻抗调节模式包括弱下拉模式。弱下拉是指下拉的阻值大，因此电流较小，能够使得加载到保护二极管上的正向电流小，降低烧毁芯片引脚的风险。

在弱下拉模式下，保护二极管的阳极通过芯片的除待测引脚之外的任意引脚与电源相连接，保护二极管的阴极与待测引脚相连接。因此得到，保护二极管的阳极与电源相连接，保护二极管的阴极通过待测引脚与下拉电阻相连接，下拉电阻的另一端与地相连接，形成回路。电平检测模块140用于检测待测引脚的输出电平值。在检测到输出电平值大于第二预设电平值的情况下，确定待测引脚与芯片座之间连通；在检测到输出电平值小于第二预设电平值的情况下，确定待测引脚与芯片座之间未连通。

本实施例中，通过目标输入输出电路中的下拉电阻、保护二极管、待测引脚等形成回路进行电信号传输，即可判断出编程器与芯片引脚的连通性是否良好，也可指示出芯片座与集成芯片之间没有连接好的引脚，控制方便，使用上下拉电阻代替恒流源的切换成本低。

在一个实施例中，芯片中除了待测引脚1202之外的各引脚分别与各输入输出电路相连接。电平检测模块140，还用于将芯片中除了待测引脚1202之外的其它引脚所对应的输入输出电路均配置为电源模式。

具体地，电平检测模块用于将芯片中除了待测引脚之外的其它引脚所对应的输入输出电路配置为接地模式。如图5所示，为另一个实施例中传统的保护二极管的电路示意图。其中包括VSS、保护二极管520和引脚510，保护二极管520的阳极与VSS相连接，保护二极管520的阴极与引脚510相连接。那么，当引脚510的电压小于VSS电压时，则引脚510和VSS之间的二极管导通，电流从VSS流向引脚510，这样就避免引脚510的异常电压损坏集成芯片内部电路，从而保护集成芯片。图4中的VCC所对应的引脚510原本是VSS引脚510，被配置为电源模式，成为VCC。那么图4可用于检测芯片VSS与引脚510之间的保护二极管520。

本实施例中，芯片中除了待测引脚之外的各引脚分别与各输入输出电路相连接，电平检测模块还用于将芯片中除了待测引脚之外的其它引脚所对应的输入输出电路均配置为电源模式，能够形成回路，并且不影响引脚连通性的检测，且基于保护二极管的连接关系配置对应的阻抗调节模式，实现芯片引脚连通性的测试，控制方便，成本较低。

在一个实施例中，电平检测模块140包括微控制单元；微控制单元用于控制目标输入输出电路130切换至阻抗调节模式。

其中，微控制单元是指MCU（Microcontroller Unit，微控制单元），又称单片微型计算机或者单片机，是把中央处理器的频率与规格做适当缩减所形成的芯片级的计算机，用于为不同的应用场合做不同控制。微控制单元可用于控制目标输入输出电路切换至阻抗调节模式，并通过与目标输入输出电路的特定接口检测待测引脚的输出电平值。

本实施例中，电平检测模块包括微控制单元，微控制单元用于控制目标输入输出电路切换至阻抗调节模式，能够在测试时自动切换电路，不需要人为干涉，提高测试效率。

在一个实施例中，目标输入输出电路130的目标端与待测引脚相连接，目标输入输出电路130中除了目标端以外的其它端接入微控制单元；

微控制单元用于向目标输入输出电路130的除了目标端以外的其它端输出电信号，使得目标输入输出电路130切换至不同的模式，模式包括阻抗调节模式。

具体地，目标输入输出电路中包括多个端。目标输入输出电路的目标端与待测引脚相连接，目标输入输出电路中除了目标端以外的其它端接入微控制单元。该其它端的数量不限，具体可以使除了目标输入输出电路中除了目标端之外的其它所有端。

微控制单元向目标输入输出电路的输出端输出不完全相同的电信号，能够控制目标输入输出电路切换至不同的模式。模式如除了阻抗调节模式外，还可以切换至电源模式、接地模式等。

如图6所示，为一个实施例中目标输入输出电路的电路示意图。图中包括上拉电阻1302、待测引脚1202、下拉电阻1304、待测引脚1202与目标端相连接。T1、T2、T3、T4和T5端均与微控制单元相连接。微控制单元通过向T2、T3、T4和T5端输出电信号，使得目标输入输出电路处于不同的模式。目标输入输出电路的T1端用于检测待测引脚1202的输出电平值。目标输入输出电路的T2、T3、T4和T5端各自对应一个场效应管。可以理解的是，图6中的场效应管可替换为开关等，用于各种模式的切换。当T2端对应的场效应管处于连通状态、且T3、T4和T5的场效应管处于断路状态时，目标输入输出电路处于电源模式。当T3端对应的场效应管处于连通状态、且T2、T4和T5的场效应管处于断路状态时，目标输入输出电路处于接地模式。当T4端对应的场效应管处于连通状态、且T2、T3和T5的场效应管处于断路状态时，目标输入输出电路处于弱上拉模式。当T5端对应的场效应管处于连通状态，且T2、T3和T4的场效应管处于断路状态时，目标输入输出电路处于弱下拉模式。

本实施例中，目标输入输出电路的目标端与待测引脚相连接，目标输入输出电路中除了目标端以外的其它端接入微控制单元，微控制单元用于向目标输入输出电路的除了目标端以外的其它端输出电信号，使得目标输入输出电路切换至不同的模式，该模式包括阻抗调节模式，能够通过目标输入输出电路实现不同的测试功能，并且无需人工重新搭建电路，提高测试效率。

在一个实施例中，如图7所示，为另一个实施例中芯片引脚连通性的测试装置的结构示意图。图中芯片引脚连通性的测试装置应用于编程器中。编程器为可编程的集成电路写入数据的工具。编程器主要用于单片机、存储器之类的芯片的编程。编程器主要修改只读存储器中的程序，编程器通常与计算机连接，再配合软件编程使用。编程器可修改电平检测模块中的程序，使得电平检测模块切换至阻抗调节模式。编程器上包括芯片座，芯片座通过芯片的引脚与芯片相连接。芯片的一个引脚对应一个输入输出电路（即IO电路）。芯片引脚与输入输出电路的目标端相连接。微控制单元与输入输出电路的除目标端之外的其它端相连接。输入输出电路用于切换至不同的模式，如阻抗调节模式、电源模式、接地模式等。

在一个实施例中，如图8所示，为一个实施例中芯片引脚连通性测试方法的流程示意图。一种芯片引脚连通性的测试方法，应用于计算机设备，包括步骤802至806：

步骤802，将与待测引脚相连接的目标输入输出电路配置为阻抗调节模式；芯片通过待测引脚与芯片座相连接；芯片包括保护二极管，保护二极管通过待测引脚与目标输入输出电路相连接；待测引脚的一端与保护二极管相连接，待测引脚的另一端与目标输入输出电路相连接。

具体地，计算机设备通过编程器将与待测引脚相连接的目标输入输出电路配置为阻抗调节模式。

步骤804，在阻抗调节模式下，检测待测引脚的输出电平值。

具体地，在阻抗调节模式下，计算机设备通过编程器上的微控制单元检测待测引脚的输出电平值。

步骤806，基于输出电平值和阻抗调节模式所对应的连通性判断方式，确定待测引脚与芯片座之间的连通性。

其中，连通性判断方式用于不同的阻抗调节模式所对应的连通性判断方式有所不同。例如，当处于弱上拉模式时，对应的连通性判断方式可以为是否小于第一预设电平值等；当处于弱下拉模式时，对应的连通性判断方式可以为是否小于第二预设电平值。

具体地，计算机设备基于输出电平值和阻抗调节模式所对应的连通性判断方式，确定待测引脚与芯片座之间的连通性。

本实施例中，将与待测引脚相连接的目标输入输出电路配置为阻抗调节模式，在阻抗调节模式下，检测待测引脚的输出电平值，基于输出电平值和阻抗调节模式所对应的连通性判断方式，确定待测引脚与芯片座之间的连通性，采用芯片座、芯片、目标输入输出电路和电平检测模块，使得芯片引脚连通性测试装置简单，控制方便，通过输入输出电路的不同阻抗调节模式替换传统方式中的恒流源，使得检测方法的成本低。

在一个实施例中，保护二极管的阴极与地相连接且保护二极管的阳极与待测引脚相连接；

阻抗调节模式包括弱上拉模式；在弱上拉模式下，目标输入输出电路包括上拉电阻，上拉电阻的一端与待测引脚相连接，上拉电阻的另一端与电源相连接。

基于输出电平值和阻抗调节模式所对应的连通性判断方式，确定待测引脚与芯片座之间的连通性，包括：

在检测到输出电平值小于或等于第一预设电平值的情况下，确定待测引脚与芯片座之间连通；

在检测到输出电平值大于第一预设电平值的情况下，确定待测引脚与芯片座之间未连通。

具体地，弱上拉模式所对应的连通性判断方式即为是否小于第一预设电平值或者大于第一预设电平值。在检测到输出电平值小于或等于第一预设电平值的情况下，计算机设备确定待测引脚与芯片座之间连通；在检测到输出电平值大于第一预设电平值的情况下，计算机设备确定待测引脚与芯片座之间未连通。

本实施例中，阻抗调节模式包括弱上拉模式，在弱上拉模式下，输入输出电路包括上拉电阻，上拉电阻的一端与待测引脚相连接，上拉电路的另一端与电源相连接，在检测到输出电平值小于或等于第一预设电平值的情况下，说明输出电平值为低电平，说明待测引脚与芯片座之间连通；在检测到输出电平值大于第一预设电平值的情况下，说明输出电平值为高电平，那么确定待测引脚与芯片座之间未连通，能够判断出编程器与芯片引脚的连通性是否良好，也可指示出芯片座与集成芯片之间没有连接好的引脚，控制方便，使用上下拉电阻代替恒流源的切换成本低。

在一个实施例中，芯片中除了待测引脚之外的各引脚的输出端分别与各输入输出电路相连接。

该芯片引脚连通性的测试方法还包括：将芯片中除了待测引脚之外的其它引脚所对应的输入输出电路均配置为接地模式。

本实施例中，芯片中除了待测引脚之外的各引脚分别与各输入输出电路相连接，电平检测模块还用于将芯片中除了待测引脚之外的其它引脚所对应的输入输出电路均配置为接地模式，能够形成回路，也不影响待测引脚的检测；并且基于保护二极管的连接关系配置对应的阻抗调节模式，能实现芯片引脚连通性的测试，控制方便，成本较低。

在一个实施例中，保护二极管的阴极与待测引脚相连接且保护二极管的阳极与电源连接；阻抗调节模式包括弱下拉模式；在弱下拉模式下，输入输出电路包括下拉电阻，下拉电阻的一端与待测引脚相连接，下拉电阻的另一端与地相连接。

基于输出电平值和阻抗调节模式所对应的连通性判断方式，确定待测引脚与芯片座之间的连通性，包括：

在检测到输出电平值大于第二预设电平值的情况下，确定待测引脚与芯片座之间连通；

在检测到输出电平值小于或等于第二预设电平值的情况下，确定待测引脚与芯片座之间未连通。

其中，第二预设电平值可根据需要设置。第二预设电平值可以与第一预设电平值相同，也可以与第一预设电平值不相同。

具体地，在检测到输出电平值大于第二预设电平值的情况下，计算机设备确定待测引脚与芯片座之间连通。在检测到输出电平值小于第二预设电平值的情况下，计算机设备确定待测引脚与芯片座之间未连通。

本实施例中，通过目标输入输出电路中的下拉电阻、保护二极管、待测引脚等形成回路进行电信号传输，即可判断出编程器与芯片引脚的连通性是否良好，也可指示出芯片座与集成芯片之间没有连接好的引脚，控制方便，使用上下拉电阻代替恒流源的切换成本低。

在一个实施例中，芯片中除了待测引脚之外的各引脚的输出端分别与各输入输出电路相连接。

芯片引脚连通性的检测方法还包括：将芯片中除了待测引脚之外的其它引脚所对应的输入输出电路均配置为电源模式。

本实施例中，芯片中除了待测引脚之外的各引脚分别与各输入输出电路相连接，电平检测模块还用于将芯片中除了待测引脚之外的其它引脚所对应的输入输出电路均配置为电源模式，能够形成回路，并且不影响引脚连通性的检测，且基于保护二极管的连接关系配置对应的阻抗调节模式，实现芯片引脚连通性的测试，控制方便，成本较低。

在一个实施例中，将与待测引脚相连接的目标输入输出电路配置为阻抗调节模式，包括：向与待测引脚相连接的目标输入输出电路的多个输出端输出电信号，使得目标输入输出电路切换至不同的模式，模式包括阻抗调节模式。

具体地，计算机设备向与待测引脚相连接的目标输入输出电路的多个输出端输出电信号，使得目标输入输出电路切换至不同的模式，该模式包括阻抗调节模式。该模式还可以包括接地模式、电源模式等不限于此。

本实施例中，向目标输入输出电路的除了目标端以外的其它端输出电信号，使得目标输入输出电路切换至不同的模式，该模式包括阻抗调节模式，能够通过目标输入输出电路实现不同的测试功能，并且无需人工重新搭建电路，提高测试效率。

在一个实施例中，编程器与芯片引脚连通性测试，本质上是编程器是否能测量到芯片引脚的保护二极管，如果能测量到芯片引脚上的二极管，则说明编程器与芯片引脚连接正常；编程器与集成芯片引脚连通性的测试方法步骤如下：

S0: 集成芯片放入编程器上的IC座中；

S1: 检测集成芯片VDD与引脚之间的保护二极管

S11：除待测引脚外，编程器IC座其他引脚的IO电路全部配置成GND模式。

S12：编程器IC座待测引脚的IO电路配置成输入弱上拉模式。

S13：MCU测量待测引脚的电平，低电平说明检测到VDD与引脚之间的保护二极管，高电平说明没有检测到VDD与引脚之间的保护二极管。

S2:检测集成芯片VSS与引脚之间的保护二极管。

S21：除待测引脚外，编程器IC座其他引脚的IO电路全部配置成VCC模式。

S22：编程器IC座待测引脚的IO电路配置成输入弱下拉模式。

S23：MCU测量待测引脚的电平，高电平说明检测到VSS与引脚之间的保护二极管，低电平说明没有检测到VSS与引脚之间的保护二极管。

S3: 有的集成芯片引脚只有一个保护二极管，为了增加通用性，经过S1、S2两个操作，只要检测到一个保护二极管即可认为编程器芯片座引脚与集成芯片引脚相连通。即有集成芯片引脚一般有两个保护二极管，但也有少部分集成芯片只有一个保护二极管，因此检测到一个保护二极管即可认为是连通。

S4：需要检测的编程器芯片座引脚依次经过S1、S2、S3的操作后，即可判断出编程器与芯片引脚的连通性是否良好，也可以指示出编程器与集成芯片没有连接好的引脚。

本实施例中，通过附加上下拉阻抗调节电路，可以将加载在保护二极管上的正向电流限制在100uA~150uA以内，避免出现损坏芯片引脚的问题。电路上只需要增加很少的成本即可实现该功能。

在一个实施例中，提供了一种计算机设备，该计算机设备可以是终端设备，其内部结构图可以如图9所示。该计算机设备包括通过***总线连接的处理器、存储器、通信接口、显示屏和输入装置。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作***和计算机程序。该内存储器为非易失性存储介质中的操作***和计算机程序的运行提供环境。该计算机设备的通信接口用于与外部的终端进行有线或无线方式的通信，无线方式可通过WIFI、运营商网络、NFC（近场通信）或其他技术实现。该计算机程序被处理器执行时以实现一种芯片引脚连通性的测试方法。该计算机设备的显示屏可以是液晶显示屏或者电子墨水显示屏，该计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。

本领域技术人员可以理解，图9中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。

在一个实施例中，提供了一种计算机设备，包括存储器和处理器，存储器中存储有计算机程序，该处理器执行计算机程序时实现上述各芯片引脚连通性的测试方法实施例的步骤。

在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述各芯片引脚连通性的测试方法实施例的步骤。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，该计算机程序可存储于一非易失性计算机可读存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例中流程。其中，本申请所提供的各实施例中所使用地对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器（Read-OnlyMemory,ROM）、磁带、软盘、闪存或光存储器等。易失性粗糙你会可包括随机存取存储器（Ramdom Access Memory,RAM）或外部高速缓冲存储器。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器（Static Random Access Memory,SRAM）或动态随机存取存储器（Dynamic Random Access Memory,DRAM）等。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (15)

1.一种芯片引脚连通性的测试装置，其特征在于，包括芯片座、芯片、目标输入输出电路和电平检测模块；

所述芯片座，用于与所述芯片通过引脚相连接；所述引脚包括待测引脚；

所述芯片，包括保护二极管，所述保护二极管通过所述待测引脚与所述目标输入输出电路相连接；

所述电平检测模块，与所述待测引脚相连接，用于在所述目标输入输出电路处于阻抗调节模式的情况下，检测所述待测引脚的输出电平值。

2.根据权利要求1所述的装置，其特征在于，所述保护二极管的阴极与地相连接且所述保护二极管的阳极与所述待测引脚相连接；

所述阻抗调节模式包括弱上拉模式；在所述弱上拉模式下，所述目标输入输出电路包括上拉电阻，所述上拉电阻的一端与所述待测引脚相连接，所述上拉电阻的另一端与电源相连接。

3.根据权利要求2所述的装置，其特征在于，所述芯片中除了所述待测引脚之外的各所述引脚分别与各输入输出电路相连接；

所述电平检测模块，还用于将所述芯片中除了所述待测引脚之外的其它引脚所对应的输入输出电路均配置为接地模式。

4.根据权利要求1所述的装置，其特征在于，所述保护二极管的阴极与所述待测引脚相连接且所述保护二极管的阳极与电源连接；

所述阻抗调节模式包括弱下拉模式；在所述弱下拉模式下，所述目标输入输出电路包括下拉电阻，所述下拉电阻的一端与所述待测引脚相连接，所述下拉电阻的另一端与地相连接。

5.根据权利要求4所述的装置，其特征在于，所述芯片中除了所述待测引脚之外的各所述引脚分别与各输入输出电路相连接；

所述电平检测模块，还用于将所述芯片中除了所述待测引脚之外的其它引脚所对应的输入输出电路均配置为电源模式。

6.根据权利要求1至5任一项所述的装置，其特征在于，所述电平检测模块包括微控制单元；所述微控制单元用于控制所述目标输入输出电路切换至不同的模式，所述模式包括阻抗调节模式。

7.根据权利要求6所述的装置，其特征在于，所述目标输入输出电路的目标端与所述待测引脚相连接，所述目标输入输出电路中除了所述目标端以外的其它端接入所述微控制单元；

所述微控制单元用于向所述目标输入输出电路的除了目标端以外的其它端输出电信号，使得所述目标输入输出电路切换至不同的模式，所述模式包括阻抗调节模式。

8.一种芯片引脚连通性的测试方法，其特征在于，所述方法包括：

将与待测引脚相连接的目标输入输出电路配置为阻抗调节模式；芯片通过所述待测引脚与芯片座相连接；所述芯片包括保护二极管，所述保护二极管通过所述待测引脚与所述目标输入输出电路相连接；所述待测引脚的一端与保护二极管相连接，所述待测引脚的另一端与所述目标输入输出电路相连接；

在所述阻抗调节模式下，检测所述待测引脚的输出电平值；

基于所述输出电平值和所述阻抗调节模式所对应的连通性判断方式，确定所述待测引脚与所述芯片座之间的连通性。

9.根据权利要求8所述的方法，其特征在于，所述保护二极管的阴极与地相连接且所述保护二极管的阳极与所述待测引脚相连接；

所述阻抗调节模式包括弱上拉模式；在所述弱上拉模式下，所述目标输入输出电路包括上拉电阻，所述上拉电阻的一端与所述待测引脚相连接，所述上拉电阻的另一端与电源相连接；

所述基于所述输出电平值和所述阻抗调节模式所对应的连通性判断方式，确定所述待测引脚与所述芯片座之间的连通性，包括：

在检测到所述输出电平值小于或等于第一预设电平值的情况下，确定所述待测引脚与所述芯片座之间连通；

在检测到所述输出电平值大于第一预设电平值的情况下，确定所述待测引脚与所述芯片座之间未连通。

10.根据权利要求9所述的方法，其特征在于，所述芯片中除了所述待测引脚之外的各所述引脚的输出端分别与各输入输出电路相连接；

所述方法还包括：

将所述芯片中除了所述待测引脚之外的其它引脚所对应的输入输出电路均配置为接地模式。

11.根据权利要求8所述的方法，其特征在于，所述保护二极管的阴极与所述待测引脚相连接且所述保护二极管的阳极与电源连接；

所述阻抗调节模式包括弱下拉模式；在所述弱下拉模式下，所述输入输出电路包括下拉电阻，所述下拉电阻的一端与所述待测引脚相连接，所述下拉电阻的另一端与地相连接；

所述基于所述输出电平值和所述阻抗调节模式所对应的连通性判断方式，确定所述待测引脚与所述芯片座之间的连通性，包括：

在检测到所述输出电平值大于第二预设电平值的情况下，确定所述待测引脚与所述芯片座之间连通；

在检测到所述输出电平值小于或等于第二预设电平值的情况下，确定所述待测引脚与所述芯片座之间未连通。

12.根据权利要求11所述的方法，其特征在于，所述芯片中除了所述待测引脚之外的各所述引脚的输出端分别与各输入输出电路相连接；

所述方法还包括：

将所述芯片中除了所述待测引脚之外的其它引脚所对应的输入输出电路均配置为电源模式。

13.根据权利要求8至12中任一项所述的方法，其特征在于，所述将与待测引脚相连接的目标输入输出电路配置为阻抗调节模式，包括：

向与待测引脚相连接的目标输入输出电路的多个输出端输出电信号，使得所述目标输入输出电路切换至不同的模式，所述模式包括阻抗调节模式。

14.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求8至13中任一项所述的方法的步骤。

15.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求8至13中任一项所述的方法的步骤。

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