CN113178431B - 半导体结构及其制备方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其制备方法，包括：存储电路结构；存储电路结构包括***导电柱塞；***导电柱塞包括第一填充介质层和包围第一填充介质层的第一导电结构；存储电路结构还包括穿过衬底的穿硅导电柱塞，穿硅导电柱塞与***导电柱塞电连接，穿硅导电柱塞包括第二填充介质层和包围第二填充介质层的第二导电结构；或穿硅导电柱塞为实心导电结构；半导体结构还包括：引出焊垫，引出焊垫位于第一衬底的背面且电连接穿硅导电柱塞；保护层，保护层覆盖引出焊垫及第一衬底；及含氢/氘材料层，含氢/氘材料层覆盖保护层。本发明的半导体结构在晶圆背面具有保护层，形成挡氢膜，阻止氢从晶圆背面向存储电路中扩散，提高了存储电路的可靠性。

Description

半导体结构及其制备方法
本申请是申请人“长江存储科技有限责任公司”于申请日2020年02月27日提交的申请号为202010126042.5，发明名称为“半导体结构及其制备方法”的发明专利的分案申请。
技术领域
本发明属于集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在一种3D NAND结构中，形成有存储器阵列的支撑衬底与CMOS衬底键合在一起后经由位于支撑衬底背面或CMOS衬底背面的引出焊垫电学引出。在3D NAND工艺中，为了钝化存储器阵列中的NAND串的沟道中沟道层陷阱，需要形成含氢材料层，所述含氢材料层作为氢源。
然而，在以上体积的3D NAND结构中，所述含氢材料层形成在所述支撑衬底及所述CMOS衬底二者中形成有所述引出焊垫的背面；由于衬底表面缺陷和掺杂剂的阻碍，现有技术中引出焊垫与存储器阵列中的NAND串电连接的互连结构均为实心导电结构，所述含氢材料层中的氢很难穿过衬底到达存储器阵列中的NAND串中。同时，当所述含氢材料层位于CMOS衬底背面时，所述含氢材料层距离所述CMOS衬底中的CMOS器件非常近，氢很容易从所述CMOS衬底的两侧向所述CMOS衬底中扩散，使得所述CMOS衬底中的所述CMOS器件上累积大量的氢，从而引起HCI(hot carrier injection，热载流子注入效应)和TDDB(timedependent dielectric breakdown，与时间相关电介质击穿)等问题，使得CMOS器件性能下降。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，用于解决现有技术中的上述问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构，所述半导体结构包括：堆叠设置的存储电路结构、***电路结构、引出焊垫、保护层及含氢/氘材料层；
所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构的侧面；穿过所述叠层结构的若干沟道结构；穿过所述覆盖介质层并延伸至所述第一衬底的***导电柱塞；
所述***电路结构与所述沟道结构、所述***导电柱塞电连接；其中，
所述***导电柱塞包括第一填充介质层和包围所述第一填充介质层的第一导电结构；
所述存储电路结构还包括穿过所述第一衬底的穿硅导电柱塞，所述穿硅导电柱塞与***导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，或者所述穿硅导电柱塞为实心导电结构；
所述引出焊垫位于所述第一衬底的背面且电连接所述穿硅导电柱塞；
所述保护层覆盖所述引出焊垫以及所述第一衬底；以及
所述含氢/氘材料层覆盖所述保护层。
本发明的半导体结构中，在晶圆背面具有保护层，该保护层形成挡氢膜，阻止氢从晶圆背面向存储电路中扩散，改善存储电路中的HCI和TDDB等问题，从而提高了存储电路的可靠性。
可选地，所述***电路结构通过键合的方式堆叠在所述存储电路结构之上。
可选地，所述存储电路结构还包括位于所述叠层结构和覆盖介质层上的第一互连层，所述第一互连层包括第一绝缘层及位于所述第一绝缘层内的若干层导电柱塞及互连线，所述若干层导电柱塞包括第一最顶层导电柱塞，所述***导电柱塞与所述互连线电连接；
所述***电路结构包括位于表层的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内的第二最顶层导电柱塞；
所述第一绝缘层与第二绝缘层接触，所述第一最顶层导电柱塞与第二最顶层导电柱塞接触。
可选地，若干层所述导电柱塞均为实心导电结构或至少一层所述导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。
可选地，所述保护层包括氧化硅层、氮化硅层或氮氧化硅层。
可选地，所述第一导电结构、第二导电结构的材料包括铜或铝。
可选地，所述第一填充介质层、第二填充介质层的材料包括氧化硅、氮化硅或氮氧化硅。
本发明还提供一种半导体结构，所述半导体结构包括：堆叠设置的存储电路结构、***电路结构、引出焊垫、保护层及含氢/氘材料层；
所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构的侧面；穿过所述叠层结构的若干沟道结构；穿过所述覆盖介质层并延伸至所述第一衬底的***导电柱塞；
所述***电路结构与所述沟道结构、所述***导电柱塞电连接；
所述存储电路结构还包括穿过所述第一衬底的穿硅导电柱塞，所述穿硅导电柱塞与***导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，所述***导电柱塞为实心导电结构；
所述引出焊垫位于所述第一衬底的背面且电连接所述穿硅导电柱塞；
所述保护层覆盖所述引出焊垫以及所述第一衬底；以及
所述含氢/氘材料层覆盖所述保护层。
本发明的半导体结构中，在晶圆背面具有保护层，该保护层形成挡氢膜，阻止氢从晶圆背面向存储电路中扩散，改善存储电路中的HCI和TDDB等问题，从而提高了存储电路的可靠性。
可选地，所述***电路结构通过键合的方式堆叠在所述存储电路结构之上。
可选地，所述存储电路结构还包括位于所述叠层结构和覆盖介质层上的第一互连层，所述第一互连层包括第一绝缘层及位于所述第一绝缘层内的若干层导电柱塞及互连线，所述若干层导电柱塞包括第一最顶层导电柱塞，所述***导电柱塞与所述互连线电连接；
所述***电路结构包括位于表层的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内的第二最顶层导电柱塞；
所述第一绝缘层与第二绝缘层接触，所述第一最顶层导电柱塞与第二最顶层导电柱塞接触。
可选地，若干层所述导电柱塞均为实心导电结构或至少一层所述导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。
可选地，所述保护层包括氧化硅层、氮化硅层或氮氧化硅层。
可选地，所述第二导电结构的材料包括铜或铝。
可选地，所述第二填充介质层的材料包括氧化硅、氮化硅或氮氧化硅。
本发明还提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
提供第一衬底，所述第一衬底上形成有叠层结构及覆盖介质层；所述叠层结构内形成有若干个呈阵列排布的若干个沟道结构；所述沟道结构沿厚度方向贯穿所述叠层结构；所述覆盖介质层覆盖所述叠层结构的边缘区域及所述叠层结构的表面；
提供***电路结构；及
将所述***电路结构键合于所述叠层结构及所述覆盖介质层上，所述***电路结构与所述沟道结构及***导电柱塞电连接；其中，
所述***导电柱塞包括第一导电结构，所述第一导电结构的内侧具有空隙，形成所述第一导电结构之后且形成所述***电路结构之前还包括于所述第一导电结构内侧的空隙内形成第一填充介质层的步骤；
将所述***电路键合于所述叠层结构及所述覆盖介质层上后还包括如下步骤：于所述第一衬底内形成穿硅通孔，所述穿硅通孔暴露出所述***导电柱塞；于所述穿硅通孔内形成穿硅导电柱塞，所述穿硅导电柱塞包括第二导电结构，所述第二导电结构与所述***导电柱塞电连接；所述穿硅导电柱塞为实心导电结构或所述第二导电结构内侧具有空隙，形成所述第二导电结构之后还包括于所述第二导电结构内侧的空隙内形成第二填充介质层的步骤；
所述制备方法在形成所述穿硅导电柱塞之后还包括如下步骤：
于所述第一衬底的背面形成引出焊垫，所述引出焊垫电连接所述穿硅导电柱塞；
于所述第一衬底的背面生长保护层，所述保护层覆盖所述引出焊垫以及所述第一衬底；
于所述保护层上形成含氢/氘材料层，所述含氢/氘材料层覆盖所述保护层。
本发明的半导体结构的制备方法中，在晶圆背面生长保护层，该保护层形成挡氢膜，阻止氢从晶圆背面向存储电路中扩散，改善存储电路中的HCI和TDDB等问题，从而提高了存储电路的可靠性。
可选地，所述叠层结构和覆盖介质层上方形成有第一互连层，所述第一互连层包括第一绝缘层和位于所述第一绝缘层内的若干层导电柱塞及互连线，所述若干层导电柱塞包括第一最顶层导电柱塞，所述***导电柱塞与所述互连线电连接；
所述***电路结构包括位于表层的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内的第二最顶层导电柱塞；所述第一绝缘层与第二绝缘层接触，所述第一最顶层导电柱塞与所述第二最顶层导电柱塞接触。
可选地，若干层所述导电柱塞均为实心导电结构或至少一层所述导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。
可选地，所述叠层结构位于所述衬底的正面，所述保护层包括氧化硅层、氮化硅层或氮氧化硅层。
本发明还提供一种半导体结构，所述半导体结构包括：堆叠设置的存储电路结构、引出焊垫、保护层及含氢/氘材料层；
所述存储电路结构包括：衬底；位于所述衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构的侧面；穿过所述叠层结构的若干沟道结构；穿过所述覆盖介质层并延伸至所述衬底的***导电柱塞；其中，
所述***导电柱塞包括第一填充介质层和包围所述第一填充介质层的第一导电结构；
所述存储电路结构还包括穿过所述第一衬底的穿硅导电柱塞，所述穿硅导电柱塞与***导电柱塞电连接；所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构；或者所述穿硅导电柱塞为实心导电结构；
所述引出焊垫位于所述第一衬底的背面且电连接所述穿硅导电柱塞；
所述保护层覆盖所述引出焊垫以及所述第一衬底；以及
所述含氢/氘材料层覆盖所述保护层。
本发明的半导体结构中，在晶圆背面具有保护层，该保护层形成挡氢膜，阻止氢从晶圆背面向存储电路中扩散，改善存储电路中的HCI和TDDB等问题，从而提高了存储电路的可靠性。
可选地，所述存储电路结构还包括位于所述叠层结构和覆盖介质层上的互连层，所述互连层包括绝缘层及位于所述绝缘层内的若干层导电柱塞及互连线，所述互连线在衬底的厚度方向上位于所述导电柱塞之间，所述***导电柱塞与所述互连线电连接触；其中，
若干层所述导电柱塞均为实心导电结构或至少一层所述导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。
可选地，所述第一互连层包括最底层导电柱塞和最顶层导电柱塞两层所述导电柱塞。
可选地，所述保护层包括氧化硅层、氮化硅层或氮氧化硅层。
附图说明
图1至图3显示为本发明实施例一种提供的不同示例的半导体结构的截面结构示意图。
图4显示为本发明实施例二中提供的半导体结构的制备方法的流程图。
图5至图11显示为本发明实施例二中提供的半导体结构的制备方法中各步骤的截面结构示意图。
图12显示为本发明实施例三中提供的半导体结构的制备方法制备的半导体结构的截面结构示意图。
图13显示为本发明实施例四中提供的半导体结构的截面结构示意图。
元件标号说明
200 衬底
2001 第一衬底
201 叠层结构
2011 栅间介质层
2012 栅极层
202 沟道结构
2021 功能侧壁
20211 阻挡层
20212 存储层
20213 隧穿层
2022 沟道层
203 覆盖介质层
2031 边缘覆盖介质层
2032 顶层覆盖介质层
204 ***导电孔
205 ***导电柱塞
2051 第一填充介质层
2052 第一导电结构
206 穿硅通孔
207 穿硅导电柱塞
2071 第二填充介质层
2072 第二导电结构
2073 绝缘隔离层
208’ 互连层
208 第一互连层
2081’ 绝缘层
2081 第一绝缘层
2082、2082’ 互连线
2083’ 最顶层导电柱塞
2083 第一最顶层导电柱塞
2084’ 最底层导电柱塞
2084 第一最底层导电柱塞
210 第二衬底
211 第二互连层
2111 第二绝缘层
2112 互连线
2113 第二最顶层导电柱塞
2114 第二最底层导电柱塞
213 引出焊垫
214 保护层
215 含氢/氘材料层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种半导体结构，所述半导体结构包括：堆叠设置的存储电路结构；所述存储电路结构包括：衬底200；位于所述衬底200上的叠层结构201和覆盖介质层203，所述覆盖介质层203覆盖所述叠层结构201的侧面；穿过所述叠层结构201的若干沟道结构202；穿过所述覆盖介质层203并延伸至所述衬底的***导电柱塞205；其中，所述***导电柱塞205包括第一填充介质层2051和包围所述第一填充介质层2051的第一导电结构2052。
在一个示例中，所述衬底200可以根据器件的实际需求进行选择，所述衬底200可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述衬底200包括硅衬底。所述衬底200内可以形成有MOS器件等功能器件。
在一个示例中，所述叠层结构201包括沿厚度交替叠置的栅间介质层2011及栅极层2012；所述叠层结构201中的所述栅间介质层2011可以包括但不仅限于氧化硅层，所述栅极层2012可以包括但不仅限于金属层(譬如，钨层等等)或掺杂多晶硅层等等。
在一个示例中，如图1所示，所述叠层结构201内形成有若干个沟道通孔(未表示出)，所述沟道通孔定义出所述沟道结构(即NAND串)202的形状及位置。所述沟道结构202可以包括功能侧壁2021及沟道层2022；所述功能侧壁2021位于所述沟道通孔的侧壁，所述沟道层2022位于所述功能侧壁2021的表面及所述沟道通孔的底部。具体的，所述功能侧壁2021可以包括依次叠置的阻挡层20211、存储层20212及隧穿层20213；其中，所述阻挡层20211可以包括但不仅限于氧化硅层，所述存储层20212可以包括但不仅限于氮化硅层，所述隧穿层20213可以包括但不仅限于氧化硅层；所述沟道层2022可以包括但不仅限于多晶硅层。
在一个示例中，所述覆盖介质层203包括边缘覆盖介质层2031及顶层覆盖介质层2032；所述边缘覆盖介质层2031覆盖所述叠层结构201呈台阶状的边缘区域，所述顶层覆盖介质层2032覆盖所述叠层结构201远离所述支撑衬底200的表面。所述边缘覆盖介质层2031及所述顶层覆盖介质层2032均可以包括但不仅限于氧化硅层。
作为示例，所述第一导电结构2052的材料可以包括铜、金、铝、镍等金属；所述第一填充介质层2051的材料可以包括氧化硅、氮化硅或氮氧化硅。
在一个示例中，所述存储电路结构还包括穿过所述衬底200的穿硅导电柱塞207，所述穿硅导电柱塞207与***导电柱塞205电连接；所述穿硅导电柱塞207可以包括第二导电结构2072及绝缘隔离层2073，所述第二导电结构2072为实心结构，所述绝缘隔离层2073位于所述第二导电结构2072与所述衬底200之间。所述第二导电结构2072的材料可以包括铜、金、铝、镍等金属，所述绝缘隔离层2073可以包括但不仅限氧化硅层、氮化硅层或氮氧化硅层。
在一个示例中，所述存储电路结构还包括位于所述叠层结构201和覆盖介质层203上的互连层208’，所述互连层208’包括绝缘层2081’及位于所述绝缘层2081’内的若干层导电柱塞及互连线2082’，所述互连线2082’在衬底2001的厚度方向上位于所述导电柱塞之间，所述***导电柱塞205与所述互连线2082’电连接触。
作为示例，所述绝缘层2081’可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；所述互连线2082’可以包括铜、铝金等金属线。
在一个示例中，若干层所述导电柱塞均为实心导电结构。
在另一个示例中，至少一层所述导电柱塞包括第三填充介质层(未示出)和包围所述第三填充介质层的第三导电结构(未示出)。
在一个示例中，如图1所示，所述互连层208’包括最底层导电柱塞2084’和最顶层导电柱塞2083’两层所述导电柱塞。
在一个示例中，所述半导体结构还包括覆盖所述衬底200的背面(即，所述衬底远离所述叠层结构的表面)的含氢/氘材料层215，所述衬底200位于所述含氢/氘材料层215与所述叠层结构201之间。所述含氢/氘材料层215可以为任意一种含有氢或氘元素的材料层，优选地，本实施例中，所述含氢/氘材料层215可以包括但不仅限于含氢元素或氘元素的氮化硅层。
在一个示例中，所述半导体结构还包括：位于所述衬底200的背面(即，所述衬底远离所述叠层结构的表面)的引出焊垫213，在所述衬底200的厚度方向上，所述穿硅导电柱塞207位于引出焊垫213与***导电柱塞205之间，所述引出焊垫213电连接所述穿硅导电柱塞207，所述含氢/氘材料层215覆盖所述引出焊垫213。
在一个示例中，所述半导体结构还包括保护层214，所述保护层214覆盖所述引出焊垫213，且位于所述含氢/氘材料层215与所述衬底200之间。所述保护层214可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等。
在另一个示例中，请参阅图2，本发明还提供一种半导体结构，该半导体结构与上述示例中的如图1中所示的半导体结构大致相同，二者的区别仅在于：图1中的半导体结构中的穿硅导电柱塞207中的第二导电结构2072为实心导电结构，而本示例中，所述穿硅导电柱塞207中的第二导电结构2072内侧具有空隙，所述空隙内填充有第二填充介质层2071。所述第二填充介质层2071的材料可以包括但不仅限氧化硅、氮化硅或氮氧化硅。
在又一示例中，请参阅图3，本发明还提供一种半导体结构，该半导体结构与上述示例中的如图2中所示的半导体结构大致相同，二者的区别仅在于：图2中的半导体结构中的***导电柱塞205中的第一导电结构2052内侧具有空隙，空隙内具有第一填充介质层2051，而本示例中，所述***导电柱塞205中的第一导电结构2052为实心导电结构，即本示例中所述***导电柱塞205为实心导电结构。
实施例二
请参阅图4，本发明提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
S11：提供第一衬底，所述第一衬底上形成有叠层结构及覆盖介质层；所述叠层结构内形成有若干个呈阵列排布的若干个沟道结构；所述沟道结构沿厚度方向贯穿所述叠层结构；所述覆盖介质层覆盖所述叠层结构的边缘区域及所述叠层结构的表面；
S12：提供***电路结构；及
S13：将所述***电路结构键合于所述叠层结构及所述覆盖介质层上，所述***电路结构与所述沟道结构及***导电柱塞电连接；其中，
所述***导电柱塞包括第一导电结构，所述第一导电结构的内侧具有空隙，形成所述第一导电结构之后且形成所述第一***电路结构之前还包括于所述第一导电结构内侧的空隙内形成第一填充介质层的步骤。
在一个示例中，所述第一衬底2001可以根据器件的实际需求进行选择，所述第一衬底2001可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述第一衬底2001包括硅衬底。所述第一衬底2001内可以形成有MOS器件等功能器件。
在一个示例中，如图5所示，所述叠层结构201包括沿厚度交替叠置的栅间介质层2011及栅极层2012；所述叠层结构201中的所述栅间介质层2011可以包括但不仅限于氧化硅层，所述栅极层2012可以包括但不仅限于金属层(譬如，钨层等等)或掺杂多晶硅层等等。
在一个示例中，如图5所示，所述叠层结构201内形成有若干个沟道通孔(未表示出)，所述沟道通孔定义出所述沟道结构(即NAND串)202的形状及位置。所述沟道结构202可以包括功能侧壁2021及沟道层2022；所述功能侧壁2021位于所述沟道通孔的侧壁，所述沟道层2022位于所述功能侧壁2021的表面及所述沟道通孔的底部。具体的，所述功能侧壁2021可以包括依次叠置的阻挡层20211、存储层20212及隧穿层20213；其中，所述阻挡层20211可以包括但不仅限于氧化硅层，所述存储层20212可以包括但不仅限于氮化硅层，所述隧穿层20213可以包括但不仅限于氧化硅层；所述沟道层2022可以包括但不仅限于多晶硅层。
在一个示例中，所述覆盖介质层203包括边缘覆盖介质层2031及顶层覆盖介质层2032；所述边缘覆盖介质层2031覆盖所述叠层结构201呈台阶状的边缘区域，所述顶层覆盖介质层2032覆盖所述叠层结构201远离所述支撑衬底200的表面。所述边缘覆盖介质层2031及所述顶层覆盖介质层2032均可以包括但不仅限于氧化硅层。
作为示例，所述第一导电结构2052的材料可以包括铜、金、铝、镍等金属；所述第一填充介质层2051的材料可以包括但不仅限氧化硅、氮化硅或氮氧化硅。
作为示例，如图6所示，所述存储电路结构还包括位于所述叠层结构201和覆盖介质层203上的第一互连层208，所述第一互连层208包括第一绝缘层2081和位于所述第一绝缘层2081内的若干层导电柱塞及互连线2082，所述若干层导电柱塞包括第一最顶层导电柱塞2083及第一最底层导电柱塞2084，所述***导电柱塞205与所述互连线2082电连接。所述第一绝缘层2081可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；所述互连线2082可以包括铜、铝金等金属线。
作为示例，如图7所示，所述***电路结构包括第二衬底210，所述第二衬底210可以包括CMOS衬底，所述CMOS衬底内形成有CMOS器件。
作为示例，所述***电路结构包括位于表层的第二互连层211，所述第二互连层211包括第二绝缘层2111和位于所述第二绝缘层2111内的第二最顶层导电柱塞2113、互连线2112及第二最底层导电柱塞2114。
作为示例，所述第二绝缘层2111可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；所述互连线2112可以包括铜、铝金等金属线。
在一个示例中，所述存储电路结构中，若干层所述导电柱塞均为实心导电结构。
在另一个示例中，所述存储电路结构中，至少一层所述导电柱塞包括第三填充介质层(未示出)和包围所述第三填充介质层的第三导电结构(未示出)。
作为示例，如图8所示，将所述***电路结构键合于所述叠层结构201及所述覆盖介质层203上之后，所述第一绝缘层2081与第二绝缘层2111接触，所述第一最顶层导电柱塞2083与所述第二导电柱塞2113接触。
在一个示例中，步骤S13之后还包括如下步骤：
S14：于所述第一衬底200内形成穿硅通孔206，所述穿硅通孔206暴露出所述***导电柱塞205，如图9所示；具体的，可以采用光刻刻蚀工艺形成所述穿硅通孔206；需要说明的是，所述穿硅通孔206是指该通过贯通整个所述第一衬底200，并非限定所述第一衬底200为硅衬底，即并未对所述第一衬底200的材料进行限定；
S15：于所述穿硅通孔206内形成穿硅导电柱塞207，所述穿硅导电柱塞包括第二导电结构2072，所述第二导电结构2072与所述***导电柱塞205电连接，如图10所示。
作为示例，所述第二导电结构2072可以为实心导电结构。
需要说明的是，在所述穿硅通孔206内形成所述第二导电结构2072之前，还包括于所述穿硅通孔206的侧壁形成绝缘隔离层2073的步骤；所述绝缘隔离层2073可以包括但不仅限于氧化硅层。
在一个示例中，步骤S15之后还包括如下步骤：
S17：于所述第一衬底200的背面上形成含氢/氘材料层215的步骤，所述第一衬底200位于所述含氢/氘材料层215与所述叠层结构201之间，如图11所示。所述含氢/氘材料层215可以为任意一种含有氢或氘元素的材料层，优选地，本实施例中，所述含氢/氘材料层215可以包括但不仅限于含氢元素或氘元素的氮化硅层。
在另一个示例中，步骤S15与步骤S17之间还包括如下步骤：
S16：于所述第一衬底200的背面形成引出焊垫213，在所述第一衬底200的厚度方向上，所述穿硅导电柱塞207位于引出焊垫213与***导电柱塞205之间，所述引出焊垫213电连接所述穿硅导电柱塞207，所述含氢/氘材料层215覆盖所述引出焊垫213，如图10及图11所示
需要说明的是，形成所述引出焊垫21 3之后与形成所述含氢/氘材料层215之前，还包括于所述第一衬底200远离所述叠层结构201的表面(即，所述第一衬底200的背面)生长保护层214的步骤，所述保护层214覆盖所述引出焊垫213，且位于所述含氢/氘材料层215与所述第一衬底200及所述引出焊垫213之间。所述保护层214可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层。
请继续参阅图11，本发明还提供一种半导体结构，所述半导体结构包括：堆叠设置的存储电路结构和***电路结构；所述存储电路结构包括：第一衬底200；位于所述第一衬底200上的叠层结构201和覆盖介质层203，所述覆盖介质层203覆盖所述叠层结构201的侧面；穿过所述叠层结构的若干沟道结构202；穿过所述覆盖介质层203并延伸至所述第一衬底200的***导电柱塞205；所述***电路结构与所述沟道结构202、***导电柱塞205电连接；其中，所述***导电柱塞205包括第一填充介质层2051和包围所述第一填充介质层2051的第一导电结构2052。
在一个示例中，所述***电路结构通过键合的方式堆叠在所述存储电路结构之上。
在一个示例中，所述第一衬底200可以根据器件的实际需求进行选择，所述第一衬底200可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述第一衬底200包括硅衬底。所述第一衬底200内可以形成有MOS器件等功能器件。
在一个示例中，所述叠层结构201包括沿厚度交替叠置的栅间介质层2011及栅极层2012；所述叠层结构201中的所述栅间介质层2011可以包括但不仅限于氧化硅层，所述栅极层2012可以包括但不仅限于金属层(譬如，钨层等等)或掺杂多晶硅层等等。
在一个示例中，所述叠层结构201内形成有若干个沟道通孔(未表示出)，所述沟道通孔定义出所述沟道结构(即NAND串)202的形状及位置。所述沟道结构202可以包括功能侧壁2021及沟道层2022；所述功能侧壁2021位于所述沟道通孔的侧壁，所述沟道层2022位于所述功能侧壁2021的表面及所述沟道通孔的底部。具体的，所述功能侧壁2021可以包括依次叠置的阻挡层20211、存储层20212及隧穿层20213；其中，所述阻挡层20211可以包括但不仅限于氧化硅层，所述存储层20212可以包括但不仅限于氮化硅层，所述隧穿层20213可以包括但不仅限于氧化硅层；所述沟道层2022可以包括但不仅限于多晶硅层。
在一个示例中，所述覆盖介质层203包括边缘覆盖介质层2031及顶层覆盖介质层2032；所述边缘覆盖介质层2031覆盖所述叠层结构201呈台阶状的边缘区域，所述顶层覆盖介质层2032覆盖所述叠层结构201远离所述支撑衬底200的表面。所述边缘覆盖介质层2031及所述顶层覆盖介质层2032均可以包括但不仅限于氧化硅层。
作为示例，所述第一导电结构2052的材料可以包括铜、金、铝、镍等金属；所述第一填充介质层2051的材料可以包括但不仅限氧化硅、氮化硅或氮氧化硅。
作为示例，所述存储电路结构还包括位于所述叠层结构201和覆盖介质层203上的第一互连层208，所述第一互连层208包括第一绝缘层2081和位于所述第一绝缘层2081内的若干层导电柱塞及互连线2082，所述若干层导电柱塞包括第一最顶层导电柱塞2083及第一最底层导电柱塞2084，所述***导电柱塞205与所述互连线2082电连接。所述第一绝缘层2081可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；所述互连线2082可以包括铜、铝金等金属线。
作为示例，所述***电路结构包括第二衬底210，所述第二衬底210可以包括CMOS衬底，所述CMOS衬底内形成有CMOS器件。
作为示例，所述***电路结构包括位于表层的第二互连层211，所述第二互连层211包括第二绝缘层2111和位于所述第二绝缘层2111内的第二最顶层导电柱塞2113、互连线2112及第二最底层导电柱塞2114。所述第一绝缘层2081与第二绝缘层2111接触，所述第一最顶层导电柱塞2083与第二最顶层导电柱塞2113接触。
作为示例，所述第二绝缘层2111可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；所述互连线2112可以包括铜、铝金等金属线。
在一个示例中，所述存储电路结构中，若干层所述导电柱塞均为实心导电结构。
在另一个示例中，所述存储电路结构中，至少一层所述导电柱塞包括第三填充介质层(未示出)和包围所述第三填充介质层的第三导电结构(未示出)。
作为示例，所述存储电路结构还包括穿过所述第一衬底200的穿硅导电柱塞207，所述穿硅导电柱塞207与***导电柱塞205电连接，所述穿硅导电柱塞207为实心导电结构。
作为示例，半导体结构还包括：覆盖所述第一衬底200的含氢/氘材料层215，所述第一衬底200位于所述含氢/氘材料层215与所述叠层结构201之间。所述含氢/氘材料层215可以为任意一种含有氢或氘元素的材料层，优选地，本实施例中，所述含氢/氘材料层215可以包括但不仅限于含氢元素或氘元素的氮化硅层。
作为示例，所述半导体结构还包括：引出焊垫213，在所述第一衬底200的厚度方向上，所述穿硅导电柱塞207位于引出焊垫213与***导电柱塞205之间，所述引出焊垫213电连接所述穿硅导电柱塞207，所述含氢/氘材料层215覆盖所述引出焊垫213。
需要说明的是，所述半导体结构还包括保护层214，所述保护层214覆盖所述引出焊垫213，且位于所述含氢/氘材料层215与所述第一衬底200及所述引出焊垫213之间。所述保护层214可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层。
实施例三
请参阅图12，本发明还提供一种半导体结构的制备方法，本实施例中的半导体结构的制备方法与实施例一中所述的半导体结构的制备方法大致相同，二者的区别在于：实施例二中，所述穿硅导电柱塞207中的所述第二导电结构2072为实心导电结构；而本实施例中，所述穿硅导电柱塞207中的所述第二导电结构2072内侧具有空隙，形成所述第二导电结构2072之后还包括于所述第二导电结构2072内侧的空隙内形成第二填充介质层2071的步骤。所述第二填充介质层207的材料可以包括但不仅限于氧化硅、氮化硅或氮氧化硅。
请参阅图12，本实施例还提供一种半导体结构，本实施例中的半导体结构与实施例二中所述的半导体结构大致相同，二者的区别在于：施例二中，所述穿硅导电柱塞207中的所述第二导电结构2072为实心导电结构；而本实施例中，所述穿硅导电柱塞207中的所述第二导电结构2072内侧具有空隙，所述空隙内形成有第二填充介质层2071。所述第二填充介质层207的材料可以包括但不仅限于氧化硅、氮化硅或氮氧化硅。
实施例四
请参阅图13，本发明还提供一种半导体结构，本实施例中所述的半导体结构与实施例散中所述的半导体结构大致相同，二者的区别在于：实施例三中的所述***导电柱塞205包括所述第一填充介质层2051和包围所述第一填充介质层2051的第一导电结构2052，即所述第一导电结构2052内侧具有由所述第一填充介质层2051填满的空隙；而本实施例中，***导电柱塞205为实心导电结构。
如上所述，本发明的半导体结构及其制备方法，所述半导体结构包括：堆叠设置的存储电路结构和***电路结构；所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构的侧面；穿过所述叠层结构的若干沟道结构；穿过所述覆盖介质层并延伸至所述第一衬底的***导电柱塞；所述***电路结构与所述沟道结构、***导电柱塞电连接；其中，所述***导电柱塞包括第一填充介质层和包围所述第一填充介质层的第一导电结构；和/或所述存储电路结构还包括穿过所述第一衬底的穿硅导电柱塞，所述穿硅导电柱塞与***导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，或者所述穿硅导电柱塞为实心导电结构。
本发明的半导体结构中，在晶圆背面具有保护层，形成挡氢膜，阻止氢从晶圆背面向存储电路中扩散，改善存储电路中的HCI和TDDB等问题，从而提高了存储电路的可靠性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (29)

1.一种半导体结构，其特征在于，包括：堆叠设置的存储电路结构和***电路结构；
所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构；穿过所述叠层结构的若干沟道结构；穿过所述覆盖介质层并延伸至所述第一衬底的***导电柱塞；
所述***电路结构与所述***导电柱塞电连接；其中，
所述***导电柱塞包括第一填充介质层和包围所述第一填充介质层的第一导电结构。
2.根据权利要求1所述的半导体结构，其特征在于，所述存储电路结构还包括穿过所述第一衬底的穿硅导电柱塞，所述穿硅导电柱塞与***导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，或者所述穿硅导电柱塞为实心导电结构。
3.根据权利要求1所述的半导体结构，其特征在于，所述***电路结构通过键合的方式堆叠在所述存储电路结构之上。
4.根据权利要求1所述的半导体结构，其特征在于，所述存储电路结构还包括位于所述叠层结构和覆盖介质层上的第一互连层，所述第一互连层包括第一绝缘层及位于所述第一绝缘层内的若干层导电柱塞及互连线，所述若干层导电柱塞包括第一最顶层导电柱塞，所述***导电柱塞与所述互连线电连接；
所述***电路结构包括位于表层的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内的第二最顶层导电柱塞；
所述第一绝缘层与第二绝缘层接触，所述第一最顶层导电柱塞与第二最顶层导电柱塞接触。
5.根据权利要求4所述的半导体结构，其特征在于，若干层所述导电柱塞均为实心导电结构或至少一层所述导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。
6.根据权利要求2所述的半导体结构，其特征在于，还包括：覆盖所述第一衬底的含氢/氘材料层，所述第一衬底位于所述含氢/氘材料层与所述叠层结构之间。
7.根据权利要求6所述的半导体结构，其特征在于，还包括：引出焊垫，在所述第一衬底的厚度方向上，所述穿硅导电柱塞位于所述引出焊垫与所述***导电柱塞之间，所述引出焊垫电连接所述穿硅导电柱塞，所述含氢/氘材料层覆盖所述引出焊垫。
8.根据权利要求2所述的半导体结构，其特征在于，所述第一导电结构、第二导电结构的材料包括铜或铝。
9.根据权利要求2所述的半导体结构，其特征在于，所述第一填充介质层、第二填充介质层的材料包括氧化硅、氮化硅或氮氧化硅。
10.一种半导体结构，其特征在于，包括：堆叠设置的存储电路结构和***电路结构；
所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构；穿过所述叠层结构的若干沟道结构；穿过所述覆盖介质层并延伸至所述第一衬底的***导电柱塞；
所述***电路结构与所述***导电柱塞电连接；
所述存储电路结构还包括穿过所述第一衬底的穿硅导电柱塞，所述穿硅导电柱塞与***导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，所述***导电柱塞为实心导电结构。
11.根据权利要求10所述的半导体结构，其特征在于，所述***电路结构通过键合的方式堆叠在所述存储电路结构之上。
12.根据权利要求10所述的半导体结构，其特征在于，所述存储电路结构还包括位于所述叠层结构和覆盖介质层上的第一互连层，所述第一互连层包括第一绝缘层及位于所述第一绝缘层内的若干层导电柱塞及互连线，所述若干层导电柱塞包括第一最顶层导电柱塞，所述***导电柱塞与所述互连线电连接；
所述***电路结构包括位于表层的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内的第二最顶层导电柱塞；
所述第一绝缘层与第二绝缘层接触，所述第一最顶层导电柱塞与第二最顶层导电柱塞接触。
13.根据权利要求12所述的半导体结构，其特征在于，若干层所述导电柱塞均为实心导电结构或至少一层所述导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。
14.根据权利要求10至13中任一项所述的半导体结构，其特征在于，还包括：覆盖所述第一衬底的含氢/氘材料层，所述第一衬底位于所述含氢/氘材料层与所述叠层结构之间。
15.根据权利要求14所述的半导体结构，其特征在于，还包括：引出焊垫，在所述第一衬底的厚度方向上，所述穿硅导电柱塞位于所述引出焊垫与所述***导电柱塞之间，所述引出焊垫电连接所述穿硅导电柱塞，所述含氢/氘材料层覆盖所述引出焊垫。
16.根据权利要求10所述的半导体结构，其特征在于，所述第二导电结构的材料包括铜或铝。
17.根据权利要求10所述的半导体结构，其特征在于，所述第二填充介质层的材料包括氧化硅、氮化硅或氮氧化硅。
18.一种半导体结构的制备方法，其特征在于，包括如下步骤：
提供第一衬底，所述第一衬底上形成有叠层结构及覆盖介质层；所述叠层结构内形成有若干个呈阵列排布的若干个沟道结构；所述沟道结构沿厚度方向贯穿所述叠层结构；所述覆盖介质层覆盖所述叠层结构的边缘区域及所述叠层结构的表面；
提供***电路结构；及
将所述***电路结构键合于所述叠层结构及所述覆盖介质层上，所述***电路结构与***导电柱塞电连接；其中，
所述***导电柱塞包括第一导电结构，所述第一导电结构的内侧具有空隙，形成所述第一导电结构之后且形成所述***电路结构之前还包括于所述第一导电结构内侧的空隙内形成第一填充介质层的步骤。
19.根据权利要求18所述的半导体结构的制备方法，其特征在于，将所述***电路键合于所述叠层结构及所述覆盖介质层上后还包括如下步骤：于所述第一衬底内形成穿硅通孔，所述穿硅通孔暴露出所述***导电柱塞；于所述穿硅通孔内形成穿硅导电柱塞，所述穿硅导电柱塞包括第二导电结构，所述第二导电结构与所述***导电柱塞电连接；所述穿硅导电柱塞为实心导电结构或所述第二导电结构内侧具有空隙，形成所述第二导电结构之后还包括于所述第二导电结构内侧的空隙内形成第二填充介质层的步骤。
20.根据权利要求18所述的半导体结构的制备方法，其特征在于，
所述叠层结构和覆盖介质层上方形成有第一互连层，所述第一互连层包括第一绝缘层和位于所述第一绝缘层内的若干层导电柱塞及互连线，所述若干层导电柱塞包括第一最顶层导电柱塞，所述***导电柱塞与所述互连线电连接；
所述***电路结构包括位于表层的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内的第二最顶层导电柱塞；所述第一绝缘层与第二绝缘层接触，所述第一最顶层导电柱塞与所述第二最顶层导电柱塞接触。
21.根据权利要求20所述的半导体结构的制备方法，其特征在于，若干层所述导电柱塞均为实心导电结构或至少一层所述导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。
22.根据权利要求19所述的半导体结构的制备方法，其特征在于，还包括：形成覆盖所述第一衬底的含氢/氘材料层，所述第一衬底位于所述含氢/氘材料层与所述叠层结构之间。
23.根据权利要求22所述的半导体结构的制备方法，其特征在于，在形成所述含氢/氘材料层之前还包括：形成引出焊垫，在所述第一衬底的厚度方向上，所述穿硅导电柱塞位于所述引出焊垫与所述***导电柱塞之间，所述引出焊垫电连接所述穿硅导电柱塞，所述含氢/氘材料层覆盖所述引出焊垫。
24.一种半导体结构，其特征在于，包括：堆叠设置的存储电路结构、引出焊垫及保护层；
所述存储电路结构包括：衬底；位于所述衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构；穿过所述叠层结构的若干沟道结构；穿过所述覆盖介质层并延伸至所述衬底的***导电柱塞，所述***导电柱塞包括第一填充介质层和包围所述第一填充介质层的第一导电结构；穿过所述衬底的穿硅导电柱塞，所述穿硅导电柱塞与所述***导电柱塞电连接；
所述引出焊垫位于远离所述叠层结构的所述衬底的背面，并且与所述穿硅导电柱塞电连接；
所述保护层覆盖所述引出焊垫以及所述衬底。
25.根据权利要求24所述的半导体结构，其特征在于，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，或者所述穿硅导电柱塞为实心导电结构。
26.根据权利要求24所述的半导体结构，其特征在于，所述存储电路结构还包括位于所述叠层结构和覆盖介质层上的互连层，所述互连层包括绝缘层及位于所述绝缘层内的若干层导电柱塞及互连线，所述互连线在衬底的厚度方向上位于所述导电柱塞之间，所述***导电柱塞与所述互连线电连接触；其中，
若干层所述导电柱塞均为实心导电结构或至少一层所述导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。
27.根据权利要求26所述的半导体结构，其特征在于，所述互连层包括最底层导电柱塞和最顶层导电柱塞两层所述导电柱塞。
28.根据权利要求24至27中任一项所述的半导体结构，其特征在于，所述保护层包括氧化硅层、氮化硅层或氮氧化硅层。
29.根据权利要求24所述的半导体结构，其特征在于，还包括：覆盖所述保护层的含氢/氘材料层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112349726B (zh) * 2020-10-15 2022-01-25 长江存储科技有限责任公司 一种半导体结构及其制作方法
CN116193858A (zh) * 2021-01-29 2023-05-30 长江存储科技有限责任公司 三维存储器及其制备方法
CN115295530B (zh) * 2022-10-08 2023-01-24 合肥晶合集成电路股份有限公司 一种半导体结构及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1202982A (zh) * 1995-11-20 1998-12-23 株式会社日立制作所 半导体存储器及其制造方法
CN109155320A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100626388B1 (ko) * 2004-10-19 2006-09-20 삼성전자주식회사 상변환 메모리 소자 및 그 형성 방법
US9711524B2 (en) * 2015-01-13 2017-07-18 Sandisk Technologies Llc Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof
US9437543B2 (en) * 2015-01-22 2016-09-06 Sandisk Technologies Llc Composite contact via structure containing an upper portion which fills a cavity within a lower portion
KR102437779B1 (ko) * 2015-08-11 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
US9805805B1 (en) * 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
KR102416028B1 (ko) * 2017-04-07 2022-07-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US10283566B2 (en) * 2017-06-01 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with through-stack contact via structures and method of making thereof
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
US10468413B2 (en) * 2018-04-06 2019-11-05 Sandisk Technologies Llc Method for forming hydrogen-passivated semiconductor channels in a three-dimensional memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1202982A (zh) * 1995-11-20 1998-12-23 株式会社日立制作所 半导体存储器及其制造方法
CN109155320A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法

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