CN113169222B - 用于iii族氮化物半导体的具有不连续铝含量的外延层 - Google Patents

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Abstract

本发明提供一种半导体器件，其包括：衬底(10)；III族氮化物过渡层堆叠(11)，其安置于所述衬底(10)上，所述III族氮化物过渡层堆叠(11)维持与所述衬底(10)的外延关系；第一III族氮化物层(121)，其安置于所述III族氮化物过渡层堆叠(11)上；和第二III族氮化物层(122)，其安置于所述第一III族氮化物层(121)上，所述第二III族氮化物层(122)具有大于所述第一III族氮化物层(121)的带隙能量的带隙能量，其中所述III族氮化物过渡层堆叠(11)包括第一过渡层(111)、所述第一过渡层(111)上的第二过渡层(112)以及所述第二过渡层(112)上的第三过渡层(113)，且其中所述第二过渡层(112)在所述第一过渡层(111)、第二过渡层(112)和第三过渡层(113)当中具有最小铝摩尔比。本发明还涉及形成此类半导体器件的方法。根据本发明的所述半导体器件有利地在所述第一III族氮化物层(121)中具有小于或等于1×109cm‑2的位错密度。

Description

用于III族氮化物半导体的具有不连续铝含量的外延层
技术领域
本发明涉及半导体器件和其制造方法，且特定来说，涉及具有第III族氮化物(下文称为“III族氮化物”)层、二维电子气体(下文称为“2DEG”)、导体结构和金属层的半导体器件。特定来说，本发明另外涉及适用于在半导体器件的III族氮化物层中产生应变的外延结构。
背景技术
易于理解的是，氮化镓(GaN)电力电子器件使得有可能将电力电平和开关频率扩展到超过硅的能力。然而，归因于III族氮化物和衬底之间的大晶格常数和热膨胀系数(TEC) 失配，GaN生长技术与通常为常规基于砷化物的外延或硅(Si)-锗(Ge)外延所采用的那些生长技术大不相同。如果进行不恰当的管理，那么来自这些材料差异的应力可引起外延的层(epitaxial layer)(下文称为“外延层(epilayer)”)位错、裂纹、晶片翘曲/弓曲和/或晶片破损，对于III族氮化物半导体器件(例如高电子迁移率晶体管(HEMT))所需的厚膜来说尤其如此。
因此，存在需要在任选地直径大于或等于6英寸(150mm)的衬底上产生具有小于或等于1×109cm-2的位错密度的III族氮化物半导体器件。
发明内容
下文呈现对本发明的基础特征的简化概述以便提供对本发明的一些方面的基本理解。
在碳化硅(SiC)或蓝宝石衬底上生长GaN的技术是完善的。然而，SiC或蓝宝石衬底昂贵并且难以处理，使得基于此类衬底的半导体器件难以实现大批量生产或显著制造成本减小。基于以上缺点，Si上GaN(GaN-on-Si)是最近的开发趋势。Si衬底具有成本优势，且Si上GaN有利于与现代Si半导体制造过程兼容。
Si上GaN外延结构由于GaN(0001)和Si(111)之间的材料失配而存在数个基本问题。举例来说，GaN和Si之间的TEC差高达34％，使得在外延层的生长期间或在室温下通常会引起外延层开裂或衬底弓曲。异构衬底上的其它III族元素(例如Al或In)的氮化物外延层也存在同样问题。
为弥补衬底和III族氮化物外延层之间的失配，本发明因此提供缺陷数目减小的半导体器件。所述器件包括：衬底；III族氮化物过渡层堆叠，其安置于所述衬底上，所述III族氮化物过渡层堆叠维持与所述衬底的外延关系；第一III族氮化物层，其安置于所述III族氮化物过渡层堆叠上；和第二III族氮化物层，其安置于所述第一III族氮化物层上，所述第二III族氮化物层具有大于所述第一III族氮化物层的带隙能量的带隙能量，其中所述III族氮化物过渡层堆叠包括第一过渡层、所述第一过渡层上的第二过渡层以及所述第二过渡层上的第三过渡层，且其中所述第二过渡层在所述第一过渡层、第二过渡层和第三过渡层当中具有最小铝摩尔比。
本发明另外提供一种半导体器件，其包括：衬底；III族氮化物过渡层堆叠，其安置于所述衬底上，所述III族氮化物过渡层堆叠维持与所述衬底的外延关系；第一III族氮化物层，其安置于所述III族氮化物过渡层堆叠上；和第二III族氮化物层，其安置于所述第一III族氮化物层上，所述第二III族氮化物层具有大于所述第一III族氮化物层的带隙能量的带隙能量，其中所述III族氮化物过渡层堆叠包括第一过渡层、所述第一过渡层上的第二过渡层以及所述第二过渡层上的第三过渡层，且其中所述第二过渡层在所述第一过渡层、第二过渡层和第三过渡层当中具有最大平面内晶格常数。
本发明另外涉及形成在本说明书中描述的半导体器件的方法。所述方法包括：提供衬底；在第一温度下在所述衬底上形成第一过渡层；在大于所述第一温度的第二温度下在所述第一过渡层上形成第二过渡层；在大于所述第一温度的第三温度下在所述第二过渡层上形成第三过渡层；在所述第三过渡层上形成第一III族氮化物层；和在所述第一 III族氮化物层上形成具有大于所述第一III族氮化物层的带隙能量的带隙能量的第二III 族氮化物层。
本发明人出乎意料地发现本发明实际上将位错密度减小到1×109cm-2或更小。另外，本发明实际上将晶片弓曲减小到<30μm，使得单一晶片的裸片良率达到高达75％或更大。
附图说明
参考以下图式详细地描述本发明：
图1(a)示出上面安置有多个III族氮化物半导体裸片(单元或芯片)的晶片。
图1(b)示出沿着图1(a)中的连接线A-A'的切面所取的在高温下用于制造多个半导体裸片的晶片的横截面图。
图1(c)示出沿着图1(a)中的连接线A-A'的切面所取的从较高温度冷却到室温后的晶片的横截面图。
图1(d)示出图1(c)中的虚线区B的放大视图。
图2(a)示出根据本发明的一实施例的半导体器件100。
图2(b)到图2(f)示出用于实施图2(a)中所说明的半导体器件100的操作。
图3示出根据本发明的另一个实施例的半导体器件200。
图4示出根据本发明的另一个实施例的半导体器件300。
图5示出根据本发明的另一个实施例的半导体器件400。
图6(a)示出根据本发明的另一个实施例的半导体器件500。
图6(b)示出半导体器件500的衬底10和过渡层111-114当中的外延关系。
图7示出根据本发明的另一个实施例的半导体器件600。
具体实施方式
为了使图清晰简洁，除非另外说明，否则不同图中的相同元件符号指示相同组件。另外，为简化描述，可省略众所周知的步骤和组件的描述和细节。虽然器件可在本文中描述为一些n沟道或p沟道器件或一些n型或p型掺杂器件，但通过大量研究发现本发明也可应用于互补器件。本文中所使用的词语“大约”、“大体”或“基本上”意指组件的值具有预期接近所陈述的值或位置的参数。然而，如所属领域中所熟知，总是存在一些细微的差异使值或位置与所陈述的值或位置不完全一致。所属领域中公知，高达至少百分之十(10％)(以及针对一些包含半导体掺杂浓度的组件甚至高达百分之二十(20％)) 的偏差是距准确描述的理想目标的合理偏差。权利要求书和/或具体实施例中(如在组件名称的部分中所使用)的术语“第一”、“第二”、“第三”等等用以区分类似组件，且不必以时间、空间排名或任何其它方式描述次序。应理解，此类术语可在适当情形下互换，且本文中所描述的实施例可以不同于本文中描述或举例说明的次序的其它次序操作。短语“一些实施例”意指结合实施例描述的特定特征、结构或特性包含在本发明的至少一个实施例中。因此，在整个本说明书中不同位置出现的短语“在一些实施例中”不必指相同实施例，但在一些情况下，可指相同实施例。另外，所属领域的一般技术人员明白，在一或多个实施例中，特定特征、结构或特性可以任何适当方式组合。
在本说明书中，术语“晶格常数”理解为当晶格松弛时材料的晶格常数。如果如在第二层沉积于第一层上的情况下，材料形成应变异质外延层，那么其实际平面内晶格常数偏离材料在松弛状态中的晶格常数。术语“平面内晶格常数”是指沿着大体上平行于第一层和第二层之间的界面的方向的晶格间距。术语“外延”是指实现一单晶材料于另一单晶材料上的定向生长的任何方法。所谓的“法线方向”是指HEMT器件的第一氮化物半导体层和第二氮化物半导体层之间的界面的法线方向；在一些情况下，“法线方向”可替代地是HEMT器件的二维电子气体的流动方向的法线方向；且在一些情况下，“法线方向”可替代地是外延层的堆叠方向。所谓的“切线方向”是指HEMT器件的第一氮化物半导体层和第二氮化物半导体层之间的界面的切线方向；在一些情况下，“切线方向”可替代地是HEMT器件的二维电子气体的流动方向的切线方向；且在一些情况下，“切线方向”替代地指沿着HEMT器件的源极触点和漏极触点之间的连接线的方向。
以下公开内容提供用于实施本发明的不同特征的各种实施例或实例。下文描述组件和布置的特定实例。当然，所述描述仅仅是实例且并不意图为限制性的。在本申请案中，在以下描述中，第一特征形成于第二特征上或上方的描述可包含通过第一特征和第二特征之间的直接接触形成的实施例，并且可另外包含其中额外特征可形成于第一特征与第二特征之间以使得第一特征和第二特征不直接接触的实施例。另外，在本申请案中，可在实例中重复元件符号和/或字母。此重复是出于简化和清晰的目的，且并不指示所描述的各种实施例和/或配置之间的关系。
下文详细描述本发明的实施例。然而，应理解，本发明提供的多个适用概念可实施于多个特定环境中。所描述的特定实施例仅仅是说明性的且并不限制本发明的范围。
理论上，单晶GaN是用于III族氮化物(特定来说，GaN)的外延生长的理想衬底。然而，由于块体GaN(例如大小大于2英寸(50mm))目前在工业上可行的条件下不可用并且成本过高，因此蓝宝石和SiC是用于生长III族氮化物的其它潜在衬底。除了在蓝宝石或SiC上生长III族氮化物的成本问题之外，在蓝宝石或SiC上生长III族氮化物层的主要缺陷还有外延层中存在“微管(micropipe)”。微管是由在材料生长期间形成螺位错引起的缺陷并且通常具有大约250nm到500nm的直径。因此识别约为3×105cm-2到6×105 cm-2的微管密度。
在优化半导体器件成本方面，支撑III族氮化物的衬底应可做成较大大小(通常大于或等于6英寸(150mm))并且具有合理的成本。在此方面，Si归因于其低成本、可得性和对标准化半导体处理方法的适用性而为优选衬底的中的一个。然而，除前述优点以外， Si衬底具有两个主要缺陷：(1)关于III族氮化物的显著晶格失配；和(2)Si和III族氮化物之间的显著TEC失配。具体地，对于具有
Figure BDA0003076260750000041
的晶格参数的Si(111)衬底，晶格参数为
Figure BDA0003076260750000042
的GaN(0001)与Si(111)之间的晶格失配是16.9％。GaN的TEC是5.6×10-6 K-1；而Si的TEC是2.6×10-6K-1。这表示53.7％的TEC失配。
图1示出归因于在异构衬底上外延生长的III族氮化物层之间的TEC失配引起在外延层中形成位错或裂纹并且形成衬底翘曲/弓曲。图1(a)示出上面安置有多个III族氮化物半导体裸片(单元或芯片)19的晶片1。图1(b)示出沿着图1(a)中的连接线A-A'的切面所取的在高温下用于制造多个半导体裸片的晶片的横截面图。从下到上，晶片1包括衬底10、衬底10上的III族氮化物外延层堆叠11，以及III族氮化物过渡层堆叠11上的 III族氮化物异质结12。由于III族氮化物外延层在高温下生长，且如上文所陈述，III 族氮化物外延层的TEC是衬底10的TEC大约两倍，因此III族氮化物外延层将拉长到大于Si晶片的直径，使得晶片1在高温下为生长如图1(b)中所示的III族氮化物外延层而凸状弯曲。当晶片1从高温冷却到室温时，由于衬底10的收缩率低于III族氮化物过渡层堆叠11的收缩率，因此，在外延之后返回到室温时，TEC差造成半导体器件具有相当大的凹状弓曲，如图1(c)中所示。若以Si上GaN结构为例，那么Si晶片可在室温下将大约+1.4GPa的拉伸应力施加到GaN外延层。此外，弓曲量随着III族氮化物外延层的厚度增加而增加。通常，弓曲量可达到至少60μm。归因于此类高弓曲量，任何进一步的处理都将是不可能的。举例来说，晶片的弓曲将在晶片的生长表面上形成不均匀温度分布并且引起不佳外延质量。晶片弓曲在光刻过程中引起离焦问题并且不利于基于真空吸附进行操作的晶片传送***。由于过程良率极大地受晶片弓曲影响，因此弓曲程度应保持尽可能低。
为了松弛此类超大应力，通常在III族氮化物过渡层堆叠11中形成大量的位错或裂纹11a，如图1(c)中所示。换句话说，TEC失配是为释放应力而形成于III族氮化物过渡层堆叠11中的位错或裂纹的来源。图1(d)示出图1(c)中的虚线区B的放大视图并且展现III族氮化物异质结12的细节。III族氮化物异质结12通常包括作为III族氮化物过渡层堆叠11上的沟道层的III族氮化物层121、作为III族氮化物层121上的阻障层的III 族氮化物层122、III族氮化物层122上的栅电极123，以及通过III族氮化物层122上的栅电极123分隔开的源极触点124和漏极触点125。半导体器件可通过隔离物126隔离。栅电极123、源极触点124和漏极触点125可被一或多个介电层127覆盖和/或环绕。在一些情况下，一或多个场板128可布置于栅电极123和漏极触点125之间的沟道区上以调制电场的分布。栅电极123、源极触点124、漏极触点可连接到通孔129和金属层130 以提供电连接。归因于由穿透到III族氮化物异质结12的位错或裂纹11a引起的晶格不连续性，此类缺陷可能有害于器件性能(泄漏电流、老化等)。具体地，由于位错或裂纹 11a可充当载流子能量阱，因此围绕位错或裂纹的区中的2DEG浓度可比其它区的2DEG 浓度低得多，使得可减小HEMT的电流密度。
根据本发明，III族氮化物过渡层堆叠11可通过III族氮化物过渡层堆叠11中的每一层的几何形状和组成物的优化设计来补偿此凹状弓曲(由TEC失配引起)。在图2(a)中提供根据本发明的实施例的新颖半导体器件。半导体器件100构造于衬底10上。III族氮化物过渡层堆叠11安置于衬底10上。III族氮化物层121布置于III族氮化物过渡层堆叠11上。由于III族氮化物过渡层堆叠11用以调制安置于其上的层的应变/应力状态，因此III族氮化物层121优选地是应力或应变松弛外延层。对于HEMT应用，III族氮化物层122可任选地布置于III族氮化物层122上，使得III族氮化物层121和III族氮化物层122被配置成沿着III族氮化物层121和III族氮化物层122之间的界面在III族氮化物层121中形成二维电子气体(2DEG)121a。在此方面，III族氮化物层121可被视为沟道层，而III族氮化物层122可被视为阻障层。栅电极123、源极触点124和漏极触点 125可布置于III族氮化物层122上。栅电极123大体沿着切线方向定位于源极触点124 与漏极触点15之间。
图2(b)示出适用于本发明的衬底10。衬底10和III族氮化物层121应具有异构材料。举例来说，如果GaN被选为III族氮化物层121的材料，那么衬底10应为除GaN以外的材料。衬底10可包含但不限于硅(Si)、经掺杂硅(经掺杂Si)、多孔硅、氧化锌、碳化硅(4H-SiC或6H-SiC)、硅锗(SiGe)合金、砷化镓(GaAs)、蓝宝石、绝缘体上硅(SOI)、SOP SiC(聚SiC上硅)、3C-SiC/Si(111)或其它合适的材料。衬底10有利地为单晶衬底，其可做成大的大小(通常大于6英寸(150mm)，例如8英寸、10英寸或12英寸)、便宜并且适用于III族氮化物的外延生长。在这方面，Si是尤其优选的材料。
可通过使用柴氏(Czochralski，CZ)方法获得适用于本发明的Si衬底，高度掺杂有硼 (由小于5mΩ·cm的电阻率表达)，具有650到1300μm的厚度，设置有平坦区域或不含平坦区域。Si衬底可具有非常高的硼掺杂，使得其电阻率小于2mΩ·cm。Si衬底可掺杂有氮，N浓度约为5×1014cm-3。通过这类非常高的硼掺杂和/或氮共掺杂，Si衬底呈现较大抗屈强度，进而为III族氮化物过渡层堆叠11的后续生长提供较大压缩应变，这又更佳地补偿在冷却期间的拉伸应变。Si衬底可具有2.6×10-6K-1的TEC。
如图2(b)所示，Si衬底优选地具有金刚石结构，且因此具有初基胞中的两个原子。硅的晶格可表示为具有立方侧
Figure BDA0003076260750000061
的两个穿透面心立方晶格。Si衬底优选地是 Si(111)衬底，使得Si衬底的生长表面是(111)刻面。在(111)刻面上，Si的晶格参数可为
Figure BDA0003076260750000062
值得注意的是，本发明还适用于关于目标应用与Si具有相同特征的任何衬底。衬底10可为块体衬底或由层组合件形成；其可经历结构化方法(遮蔽、切片等)，或任何化学和/或物理处理(表面处理、植入、掺杂等)。
III族氮化物过渡层堆叠11有助于调制归因于衬底10和上覆的III族氮化物层121之间的晶格和TEC失配引起的应力或应变。在不存在III族氮化物过渡层堆叠11的情况下，如上文所陈述，通常通过在外延层中产生错配位错或宏观裂纹来容纳所述应力。因此，通过提供用于容纳应力的替代性机构，III族氮化物过渡层堆叠11的存在可减小位错或裂纹的产生。出乎意料地，III族氮化物过渡层堆叠11可进一步促进有利应力或应变条件的产生并且可减小总体半导体器件100的翘曲或弓曲，所述有利应力或应变条件可防止上覆的III族氮化物层121形成透漏、裂纹或其它缺陷。
为调制上覆的III族氮化物层121的应力或应变状态，III族氮化物过渡层堆叠11安置于衬底10上。III族氮化物过渡层堆叠11接续衬底10的晶体结构。III族氮化物过渡层堆叠11维持与衬底10的外延关系。III族氮化物过渡层堆叠11可用于促进衬底10和上覆的III族氮化物层121之间的晶格匹配。值得注意的是，III族氮化物过渡层堆叠11 结构和功能上不同于常规超晶格并且应布置于常规超晶格下方。
III族氮化物过渡层堆叠11包括过渡层111、过渡层111上的过渡层112，以及过渡层112上的过渡层113。过渡层111用以压缩上覆的外延层。如图2(c)所示，过渡层111 安置于衬底10上。过渡层111与衬底10直接接触。过渡层111可接续衬底10的晶体结构。过渡层111和衬底10应具有异构材料。优选地，过渡层111包括AlwGa1-wN，其中 0.9≤w≤1。举例来说，w可为但不限于0.900、0.905、0.910、0.915、0.920、0.925、0.930、 0.935、0.940、0.945、0.950、0.955、0.96、0.965、0.970、0.975、0.980、0.985、0.990、 0.995或1.000。
过渡层111是单晶的。过渡层111具有基础六角对称并且可为纤维锌矿(wurtzite)结构。值得注意的是，纤维锌矿结构中沿着<1-100>轴的原子布置类似于金刚石结构中沿着<111>方向的原子布置。在此方面，即使过渡层111和衬底10具有不同晶体结构的异构材料，过渡层111仍维持与衬底10的外延关系。
为减小衬底10和过渡层111之间的晶格失配，如图2(c)中的虚线框区中所指示的重位晶格结构可形成于衬底10和过渡层111之间的界面处。过渡层111到衬底10的重合(coincidence)范围可为10:1到1:10，其中过渡层111的比例数目可为1到10的整数；而衬底10的比例数目可为1到10的整数。相比于块体晶格常数失配，这类相称关系使得过渡层111和衬底10之间的有效晶格失配极大地减小到小于或等于5％，例如4.5％、4％、 3.5％、3％、2.5％、2％、1.5％、1％或0.5％。
过渡层111优选地具有范围从大约
Figure BDA0003076260750000081
到大约
Figure BDA0003076260750000082
的平面内晶格常数。举例来说，过渡层111的平面内晶格常数可为但不限于3.112、3.113、3.114、3.115、3.116、3.117、3.118、3.119或
Figure BDA0003076260750000083
由于在过渡层111和衬底10之间建立外延关系，因此在外延之后从高温返回到室温时，归因于过渡层111和衬底10之间的显著TEC差异，衬底10对过渡层111产生非常高的拉伸应变。
过渡层111具有小于过渡层112的厚度的厚度。过渡层111具有等于过渡层112的厚度的厚度。过渡层111具有大于过渡层112的厚度的厚度。过渡层111具有小于过渡层113的厚度的厚度。过渡层111具有等于过渡层113的厚度的厚度。过渡层111具有大于过渡层113的厚度的厚度。过渡层111具有范围从大约50nm到大约300nm到的厚度。举例来说，过渡层111的厚度可为但不限于50nm、60nm、80nm、100nm、120 nm、140nm、150nm、160nm、180nm、200nm、220nm、240nm、250nm、260nm、 280nm或300nm。
如图2(d)所示，过渡层112安置于过渡层111上。过渡层112与过渡层111直接接触。过渡层112接续过渡层111的晶体结构。过渡层112和过渡层111应具有异构材料。过渡层112用以扩展下方外延层(参见图2(d)中的箭头)。过渡层112用以扩展上覆的外延层。优选地，过渡层112包括AlxGa1-xN，其中0.4≤x≤0.8。举例来说，x可为但不限于0.40、0.42、0.44、0.45、0.46、0.48、0.50、0.52、0.54、0.55、0.56、0.58、0.60、0.62、 0.64、0.65、0.66、0.68、0.70、0.72、0.74、0.75、0.76、0.78或0.80。
过渡层112具有小于过渡层111的厚度的厚度。过渡层112具有等于过渡层111的厚度的厚度。过渡层112具有大于过渡层111的厚度的厚度。过渡层112具有小于过渡层113的厚度的厚度。过渡层112具有等于过渡层113的厚度的厚度。过渡层112具有大于过渡层113的厚度的厚度。过渡层112具有范围从大约50nm到大约300nm的厚度。举例来说，过渡层112的厚度可为但不限于50nm、60nm、80nm、100nm、120nm、 140nm、150nm、160nm、180nm、200nm、220nm、240nm、250nm、260nm、280nm 或300nm。
过渡层112是单晶的。过渡层112具有基础六角对称并且可为纤维锌矿结构。在此方面，过渡层112维持与过渡层111的外延关系。
过渡层112具有大于过渡层111的平面内晶格常数的平面内晶格常数。过渡层112一大于过渡层113的平面内晶格常数的平面内晶格常数。过渡层112优选地具有范围从大约
Figure BDA0003076260750000084
到大约
Figure BDA0003076260750000085
的平面内晶格常数。举例来说，过渡层112的平面内晶格常数可为但不限于
Figure BDA0003076260750000086
Figure BDA0003076260750000091
Figure BDA0003076260750000092
或
Figure BDA0003076260750000093
由于过渡层112的平面内晶格常数大于过渡层111的平面内晶格常数，因此当在过渡层111上外延生长时，转换层112经历压缩应力。不希望受理论束缚，人们认为，如果在过渡层111上生长过渡层112，那么施加于过渡层112上的压缩应力可高达数GPa，且因此补偿在从高温返回到室温时由III族氮化物外延层和衬底10之间的TEC差产生的热致拉伸应力。在室温下，虽然过渡层111经历高拉伸应变，但过渡层112实际上处于均衡状态，维持于过渡层112中的压缩应力已补偿在冷却期间产生的热致拉伸应变。
如图2(e)所示，过渡层113安置于过渡层112上。过渡层113与过渡层112直接接触。过渡层113接续过渡层112的晶体结构。过渡层113和过渡层112应具有异构材料。过渡层113用以压缩下方外延层(参见图2(e)中的箭头)。过渡层113用以压缩上覆的外延层。优选地，过渡层113包括AlyGa1-yN，其中0.4≤y≤0.8。举例来说，y可为但不限于0.40、0.42、0.44、0.45、0.46、0.48、0.50、0.52、0.54、0.55、0.56、0.58、0.60、0.62、 0.64、0.65、0.66、0.68、0.70、0.72、0.74、0.75、0.76、0.78或0.80。
过渡层113具有小于过渡层111的厚度的厚度。过渡层113具有等于过渡层111的厚度的厚度。过渡层113具有大于过渡层111的厚度的厚度。过渡层113具有小于过渡层112的厚度的厚度。过渡层113具有等于过渡层112的厚度的厚度。过渡层113具有大于过渡层112的厚度的厚度。过渡层113具有范围从大约50nm到大约300nm的厚度。举例来说，过渡层113的厚度可为但不限于50nm、60nm、80nm、100nm、120nm、 140nm、150nm、160nm、180nm、200nm、220nm、240nm、250nm、260nm、280nm 或300nm。
过渡层113是单晶的。过渡层113具有基础六角对称并且可为纤维锌矿结构。在此方面，过渡层113维持与过渡层112的外延关系。
过渡层113具有小于过渡层111的平面内晶格常数的平面内晶格常数。过渡层113具有等于过渡层111的平面内晶格常数的平面内晶格常数。过渡层113具有大于过渡层 111的平面内晶格常数的平面内晶格常数。过渡层112具有小于过渡层112的平面内晶格常数的平面内晶格常数。过渡层113优选地具有范围从大约
Figure BDA0003076260750000094
到大约
Figure BDA0003076260750000095
的平面内晶格常数。举例来说，过渡层113的平面内晶格常数可为但不限于
Figure BDA0003076260750000096
Figure BDA0003076260750000097
Figure BDA0003076260750000098
或
Figure BDA0003076260750000099
由于过渡层112的平面内晶格常数大于过渡层113的平面内晶格常数，因此当在过渡层112上外延生长过渡层113时，转换层112经历压缩应力。不希望受理论束缚，人们认为，如果在过渡层112上生长过渡层113，那么施加于过渡层112上的压缩应力可高达数GPa，且因此补偿在从高温返回到室温时由III族氮化物外延层和衬底10之间的 TEC差产生的热致拉伸应力。在室温下，过渡层113有助于维持在过渡层112中产生的压缩应力。压缩应力用以补偿在冷却期间产生的热致拉伸应变。
当根据本发明的III族氮化物过渡层堆叠11应用于异构衬底10时，可遵循以下设计规则中的一个：
1.过渡层111包括AlwGa1-wN，其中0.9≤w≤1并且具有范围从大约50nm到大约300nm的厚度t111。
2.过渡层111具有范围从大约
Figure BDA0003076260750000101
到大约
Figure BDA0003076260750000102
的平面内晶格常数a111和范围从大约50nm到大约300nm的厚度t111。
3.过渡层112包括AlxGa1-xN，其中0.4≤x≤0.8并且具有范围从大约50nm到大约300nm的厚度t112。
4.过渡层112具有范围从大约
Figure BDA0003076260750000103
到大约
Figure BDA0003076260750000104
的平面内晶格常数a112和范围从大约50nm到大约300nm的厚度t112。
5.过渡层113包括AlyGa1-yN，其中0.4≤y≤0.8并且具有范围从大约50nm到大约300nm的厚度t113。
6.过渡层113具有范围从大约
Figure BDA0003076260750000105
到大约
Figure BDA0003076260750000106
的平面内晶格常数a113和范围从大约50nm到大约300nm的厚度t113。
7.过渡层111包括AlwGa1-wN，其中0.9≤w≤1。过渡层112包括AlxGa1-xN，其中0.4≤x≤0.8。过渡层111具有范围从大约50nm到大约300nm的厚度t111。过渡层 112具有范围从大约50nm到大约300nm的厚度t112。在此情况下，w>x，t111<t112，0.25 ≤w-x≤0.5，且t112-t111≥40nm。
8.过渡层111具有范围从大约
Figure BDA0003076260750000107
到大约
Figure BDA0003076260750000108
的平面内晶格常数a111。过渡层112具有范围从大约
Figure BDA0003076260750000109
到大约
Figure BDA00030762607500001010
的平面内晶格常数a112。过渡层111具有范围从大约50nm到大约300nm的厚度t111。过渡层112具有范围从大约50nm到大约300nm的厚度t112。在此情况下，a111<a112且t111<t112。过渡层112可在室温下将拉伸应力施加到过渡层111。在此情况下，0.0185≤a112-a111≤0.037，且t112-t111≥40nm。
9.过渡层111包括AlwGa1-wN，其中0.9≤w≤1。过渡层113包括AlyGa1-yN，其中0.4≤y≤0.8。过渡层111具有范围从大约50nm到大约300nm的厚度t111。过渡层113具有范围从大约50nm到大约300nm的厚度t113。在此情况下，w>y，t111<t113，0.25 ≤w-y≤0.5，且t113-t111≥100nm。
10.过渡层111具有范围从大约
Figure BDA0003076260750000111
到大约
Figure BDA0003076260750000112
的平面内晶格常数a111。过渡层113具有范围从大约
Figure BDA0003076260750000113
到大约
Figure BDA0003076260750000114
的平面内晶格常数a113。过渡层111具有范围从大约50nm到大约300nm的厚度t111。过渡层113具有范围从大约50nm到大约300nm的厚度t113。在此情况下，a111<a113，t111<t113，0.0185≤a113-a111≤0.037且t113-t111≥100nm。
11.过渡层112包括AlxGa1-xN，其中0.4≤x≤0.8。过渡层113包括AlyGa1-yN，其中0.4≤y≤0.8。过渡层112具有范围从大约50nm到大约300nm的厚度t112。过渡层 113具有范围从大约50nm到大约300nm的厚度t113。在此情况下，x<y，t112<t113，0≤ x-y≤0.5，且t113-t112≥100nm。
12.过渡层112具有范围从大约
Figure BDA0003076260750000115
到大约
Figure BDA0003076260750000116
的平面内晶格常数a112。过渡层113具有范围从大约
Figure BDA0003076260750000117
到大约
Figure BDA0003076260750000118
的平面内晶格常数a113。过渡层112具有范围从大约50nm到大约300nm的厚度t112。过渡层113具有范围从大约50nm到大约300nm的厚度t113。在此情况下，a112>a113且t112<t113。过渡层113可在室温下将压缩应力施加到过渡层112。在此情况下，0≤a113-a112≤0.037且t113-t112≥100nm。
13.可根据表1中给出的限制条件设计过渡层111、112和113：
表1
Figure BDA0003076260750000119
14.可根据表2中给出的限制条件设计过渡层111、112和113：
表2
Figure BDA00030762607500001110
Figure BDA0003076260750000121
过渡层112可在室温下将拉伸应力施加到过渡层111。过渡层113可在室温下将压缩应力施加到过渡层112。
因此，本发明通过使用III族氮化物过渡层堆叠11克服衬底10和III族氮化物层121 之间的晶格失配和热失配问题。本发明因此通过使用专门设计的应变释放结构(即，III 族氮化物过渡层堆叠11)允许在异构衬底10上生长高质量III族氮化物异质结12。
如图2(f)所示，III族氮化物异质结12的III族氮化物层121接着安置于III族氮化物过渡层堆叠11上。III族氮化物层121可充当半导体器件100的沟道层。由于III族氮化物层121以松弛方式生长，因此III族氮化物层121具有数目减小的位错和裂纹，优选地不含位错和裂纹。III族氮化物层121可包括但不限于InαAlβGa1-α-βN，其中α+β≤1，举例来说，α＝0、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9或1.0；β＝0、0.1、0.2、 0.3、0.4、0.5、0.6、0.7、0.8、0.9或1.0。III族氮化物层121可包括但不限于AlβGa1-βN，其中β≤1，举例来说，β＝0、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9或1.0。
III族氮化物层121的厚度可为但不限于0.3μm或更大，举例来说，0.3μm、0.4μm、0.5μm、0.6μm、0.7μm、0.8μm、0.9μm、1μm、1.2μm、1.4μm、1.5μm、1.6μm、 1.8μm、2μm、2.2μm、2.4μm、2.5μm、2.6μm、2.8μm或3μm，优选地0.5μm或更大。出乎意料地，因此根据本发明可获得厚度为0.3μm或更大，优选地0.5μm或更大的无裂纹III族氮化物层121。
III族氮化物异质结12的III族氮化物层122接着安置于III族氮化物层121上。III族氮化物层122可充当半导体器件100的阻障层。III族氮化物层122可包括但不限于 InαAlβGa1-α-βN，其中α+β≤1，举例来说，α＝0、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、 0.9或1.0；β＝0、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9或1.0。III族氮化物层122 可包括但不限于AlβGa1-βN，其中β≤1，举例来说，β＝0、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9或1.0。III族氮化物层122具有大于III族氮化物层121的带隙能量的带隙能量。举例来说，III族氮化物层121可包含GaN层，其具有约3.4eV的带隙。III族氮化物层122可包含Al0.25Ga0.75N，其具有约4eV的带隙。异质结可形成于III族氮化物层121与III族氮化物层122之间。如由虚线所示的2DEG区121a通过不同氮化物的异质结的极化形成于III族氮化物层121中并且通常形成于较小带隙的层(例如GaN)中以充当电子沟道区。在2DEG区121a中，电子气可在二维方向上自由移动，并且在三维方向上(例如，大体在二维电子气体的法线方向上)受到限制。III族氮化物层121可提供或移除2DEG区中的电子，且可进一步控制半导体器件100的导通。
如果III族氮化物层122具有较高带隙，那么2DEG区121a中的载流子浓度因此增加。用于高电流操作的沟道的较高载流子浓度是高功率器件的非常重要的参数。如果AlGaN用作III族氮化物层122的材料，那么铝摩尔比可为20％到40％。如果Al含量过高，那么可易于在III族氮化物层122中形成结晶块，且可出现外延层的应力释放问题。
根据本发明的III族氮化物过渡层堆叠11适用于先栅过程或后栅过程。所述先栅过程是指在形成源极触点124和漏极触点125之前形成栅电极123的情况。所述后栅过程是指在形成栅电极123之前形成源极触点124和漏极触点125的情况。
栅电极123可形成于III族氮化物层122上，举例来说，形成于III族氮化物层122的表面上以便提供半导体器件100的电连接。栅电极123可包含导电材料，例如但不限于钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)。栅电极123可包含前述材料的化合物，例如但不限于氮化钛(TiN)、氮化钽(TaN)、其它导电氮化物或导电氧化物、金属合金(例如Al-Cu合金)，或其它合适的材料。栅电极123 可由单一金属或金属堆叠(例如钨和/或钛或其它熟知电极材料)形成。栅电极123应被配置成形成与III族氮化物层122的肖特基结以进一步减小栅极泄漏电流。
在栅电极123下方已产生实际沟道，即2DEG区121a，当栅电极123处于零偏压状态中时，将III族氮化物层121预置为处于接通状态。这类器件也可被称为耗尽模式器件。
增强模式器件与耗尽模式器件相反。当栅电极123处于零偏压状态中时，将增强模式器件的III族氮化物层121预置为处于断开状态中。为形成增强模式器件，经掺杂III 族氮化物层(图中未示出)必然安置于栅电极123与III族氮化物层122之间以便耗尽或移除二维电子气体121a的部分。所属领域的技术人员还应理解，III族氮化物层121中的二维电子气体121a(包含其耗尽区)形成III族氮化物层121的沟道区，且通过在操作期间施加到栅电极123上的栅极电压控制穿过沟道区的电子流动。
经掺杂III族氮化物层和III族氮化物层122可形成用以耗尽二维电子气体121a的pn结。由于pn结耗尽二维电子气体121a，因此当栅电极123处于零偏压状态中时，无电流可穿过III族氮化物层121，即，半导体器件100的阈值电压是正值。经掺杂III族氮化物层有利于减小泄漏电流，并且增加阈值电压。
栅电极123可与经掺杂III族氮化物层直接接触。栅电极123也可电连接到经掺杂III族氮化物层。大体在法线方向上，经掺杂III族氮化物层可安置于栅电极123下方，且栅电极123可定位于经掺杂III族氮化物层上方。栅电极应被配置成形成与经掺杂III 族氮化物层的肖特基结以进一步减小栅极泄漏电流。
在低电压应用(例如，适用于10V到200V的半导体器件)中，栅电极123大体在切线方向上可具有大于约0.4μm宽度。栅电极123的宽度可为约0.4μm到约1.2μm。如果存在经掺杂III族氮化物层，那么大体在切线方向上，栅电极123的宽度小于经掺杂 III族氮化物层的宽度。
在高电压应用(例如，适用于200V或更高的半导体器件)中，栅电极123大体在切线方向上可具有大于约1.6μm的宽度。
半导体器件100还可包含源极触点124和漏极触点125，且源极触点124和漏极触点125可形成为安置于III族氮化物层122的部分上的金属区。源极触点124的材料和漏极触点125的材料分别形成与III族氮化物层122的欧姆接触，以便收集电子或提供电子给2DEG区121a。源极触点124和漏极触点125可包含例如但不限于导体材料。导体材料可包含例如但不限于金属、合金、经掺杂半导体材料(例如，经掺杂结晶硅)或其它合适的导体材料。用于形成源极触点124或漏极触点125的金属可包含难熔金属或其化合物，例如但不限于金属，例如铝(Al)、钛(Ti)、铌(Nb)、钼(Mo)、钽(Ta)、钨(W)、铼(Re)、钛(Ti)、钒(V)、铬(Cr)、锆(Zr)、铪(Hf)、钌(Ru)、锇(Os)和铱(Ir)；或金属的化合物，例如氮化钽(TaN)、氮化钛(TiN)和碳化钨(WC)。源极触点124和漏极触点125可由单一金属或金属堆叠(例如钨和/或钛或其它熟知电极材料)形成。
源极触点124的部分可定位于III族氮化物层122中。漏极触点125的部分可定位于III族氮化物层122中。源极触点124的部分可与2DEG区121a直接接触。漏极触点 125的部分可与2DEG区121a直接接触。源极触点124可安置于III族氮化物层122上。漏极触点125可安置于III族氮化物层122上。
本发明的半导体器件100可另外包含III族氮化物层122上的一或多个场板128(参见图1(d))以调制最靠近漏极触点125的电场以及栅电极123的拐角位置处的电场，进而改进半导体器件100的稳定性并且增加栅电极123和漏极触点125之间的击穿电压。半导体器件100可包含一个、两个、三个、四个或更多个场板128。场板128可安置于经掺杂III族氮化物层(如果存在)或栅电极123上方。场板128可具有与源极触点124共同的电势或具有与栅电极123共同的电势。场板128可直接连接到源极触点124。场板128 可电连接到源极触点124。场板128可使得导体结构(例如，栅电极123、源极触点124 和漏极触点125)当中的电场平均分布，并且改进电压公差以便流畅地释放电压，进而进一步改进器件的可靠性。场板128可减小栅电极123的电场，并且增加阈值电压。
通常，低电压器件中的场板128的长度范围可为0.4μm到1.2μm。超大场板128 可增加栅电极123和漏极触点125之间的电容效应，进而引起负米勒反馈，并且减小电流增益和功率增益的截止频率。另外，如果场板128趋近漏极触点125，那么可改进在漏极触点125附近的侧部端点处的场板128的电场强度，且进一步减小击穿电压。
图3示出类似于上文所描述的半导体100的半导体器件200。差异在于过渡层111'-113'的铝摩尔比沿着从过渡层111'到过渡层113'的法线方向逐步离散减小，使得过渡层a111'-a113'的平面内晶格常数单调增加。出乎意料地，发现半导体器件100的III族氮化物层121中的应力/应变的绝对值远小于半导体器件200的应力/应变的绝对值。半导体器件100的衬底弓曲程度远小于半导体器件200的衬底弓曲程度。
图4示出类似于根据本发明的半导体100的半导体器件300。差异在于半导体器件100的过渡层112替换为梯度过渡层112”，其铝摩尔比从过渡层111和梯度过渡层112”之间的界面到梯度过渡层112”和过渡层113之间的界面逐步渐次减小。出乎意料地，发现半导体器件100的III族氮化物层121中的应力/应变的绝对值远小于半导体器件300 的应力/应变的绝对值。半导体器件100的衬底弓曲程度远小于半导体器件300的衬底弓曲程度。
图5示出根据本发明的实施例的半导体器件400，其中过渡层111包括AlN，过渡层112包括GaN，且过渡层113包括AlN。出乎意料地，发现半导体器件100的III族氮化物层121中的应力/应变的绝对值远小于半导体器件400的应力/应变的绝对值。半导体器件100的衬底弓曲程度远小于半导体器件400的衬底弓曲程度。
出乎意料地，通过调整过渡层111-113的组成物、平面内晶格常数和厚度，在高温下在凸状弓曲晶片上的外延层中产生一定量的应力。在外延层中产生的应力量足以制衡在从高温返回到室温时由III族氮化物外延层和衬底10之间的TEC差产生的热致应力。特定地，当III族氮化物层121的厚度超过1μm厚时，借助于本发明获得的结构优选地具有小于或等于的位错密度1×109cm-2。
图6(a)示出根据本发明的实施例的半导体器件500。半导体500类似于半导体器件100。差异在于III族氮化物过渡层堆叠11另外包括包夹在过渡层113与III族氮化物层 121之间的过渡层114。如图6(b)所示，过渡层114安置于过渡层113上。过渡层114 与过渡层113直接接触。过渡层114接续过渡层113的晶体结构。过渡层114和过渡层 113应具有异构材料。过渡层114用以扩展下方外延层(参见图6(b)中的箭头)。过渡层 114用以扩展上覆的外延层。优选地，过渡层114包括AlzGa1-zN，其中0.4≤z≤0.8。举例来说，z可为但不限于0.40、0.42、0.44、0.45、0.46、0.48、0.50、0.52、0.54、0.55、 0.56、0.58、0.60、0.62、0.64、0.65、0.66、0.68、0.70、0.72、0.74、0.75、0.76、0.78 或0.80。
过渡层114具有小于过渡层111的厚度的厚度。过渡层114具有等于过渡层111的厚度的厚度。过渡层114具有大于过渡层111的厚度的厚度。过渡层114具有小于过渡层112的厚度的厚度。过渡层114具有等于过渡层112的厚度的厚度。过渡层114具有大于过渡层112的厚度的厚度。过渡层114具有小于过渡层113的厚度的厚度。过渡层 114具有等于过渡层113的厚度的厚度。过渡层114具有大于过渡层113的厚度的厚度。过渡层114具有范围从大约50nm到大约300nm的厚度。举例来说，过渡层114的厚度可为但不限于50nm、60nm、80nm、100nm、120nm、140nm、150nm、160nm、 180nm、200nm、220nm、240nm、250nm、260nm、280nm或300nm。
过渡层114是单晶的。过渡层114具有基础六角对称并且可为纤维锌矿结构。在此方面，过渡层114维持与过渡层113的外延关系。
过渡层114具有小于过渡层111的平面内晶格常数的平面内晶格常数。过渡层114具有等于过渡层111的平面内晶格常数的平面内晶格常数。过渡层114具有大于过渡层 111的平面内晶格常数的平面内晶格常数。过渡层114具有小于过渡层112的平面内晶格常数的平面内晶格常数。过渡层114具有等于过渡层112的平面内晶格常数的平面内晶格常数。过渡层114具有大于过渡层112的平面内晶格常数的平面内晶格常数。过渡层114具有大于过渡层113的平面内晶格常数的平面内晶格常数。过渡层114优选地具有范围从大约
Figure BDA0003076260750000161
到大约
Figure BDA0003076260750000162
的平面内晶格常数。举例来说，过渡层114的平面内晶格常数可为但不限于
Figure BDA0003076260750000163
Figure BDA0003076260750000164
Figure BDA0003076260750000165
或
Figure BDA0003076260750000166
由于过渡层114的平面内晶格常数大于过渡层113的平面内晶格常数，因此当在过渡层113上外延生长时，转换层114经历压缩应力。不希望受理论束缚，人们认为，如果过渡层114在过渡层113上生长，那么施加于过渡层114上的压缩应力可高达数GPa。出乎意料地，本发明的本发明人已发现在过渡层114中产生的压缩力可另外补偿在从高温返回到室温时由III族氮化物外延层和衬底10之间的TEC差产生的热致拉伸应力。
当III族氮化物过渡层堆叠11另外包括过渡层114时，可遵循以下设计规则中的一个：
1.过渡层114包括AlzGa1-zN，其中0.4≤z≤0.8并且具有范围从大约50nm到大约300nm的厚度t114。
2.过渡层114具有范围从大约
Figure BDA0003076260750000171
到大约
Figure BDA0003076260750000172
的平面内晶格常数a114和范围从大约50nm到大约300nm的厚度t114。
3.过渡层111包括AlwGa1-wN，其中0.9≤w≤1。过渡层114包括AlzGa1-zN，其中 0.4≤z≤0.8。过渡层111具有范围从大约50nm到大约300nm的厚度t111。过渡层114 具有范围从大约50nm到大约300nm的厚度t114。在此情况下，w>z，t111<t114，0.20≤w-z ≤0.5，t111*w≤200，且t114*z≤200。
4.过渡层111具有范围从大约
Figure BDA0003076260750000173
到大约
Figure BDA0003076260750000174
的平面内晶格常数a111。过渡层114具有范围从大约
Figure BDA0003076260750000175
到大约
Figure BDA0003076260750000176
的平面内晶格常数a114。过渡层111具有范围从大约50nm到大约300nm的厚度t111。过渡层114具有范围从大约50nm到大约300nm的厚度t114。在此情况下，a111<a114，t111<t114，
a114-a111≥30*(3.189-3.112)/100＝0.0231，
t111≤200/(100-100*(a111-3.112)/(3.189-3.112))，且
t114≤200/(100-100*(a114-3.112)/(3.189-3.112))。
5.过渡层112包括AlxGa1-xN，其中0.4≤x≤0.8。过渡层114包括AlzGa1-zN，其中0.4≤z≤0.8。过渡层112具有范围从大约50nm到大约300nm的厚度t112。过渡层 114具有范围从大约50nm到大约300nm的厚度t114。在此情况下，x>z且t112<t114，0.20 ≤x-z≤0.5，t112*x≤200，且t114*z≤200。
6.过渡层112具有范围从大约
Figure BDA0003076260750000177
到大约
Figure BDA0003076260750000178
的平面内晶格常数a112。过渡层114具有范围从大约
Figure BDA0003076260750000179
到大约
Figure BDA00030762607500001710
的平面内晶格常数a114。过渡层112具有范围从大约50nm到大约300nm的厚度t112。过渡层114具有范围从大约50nm到大约300nm的厚度t114。在此情况下，a112<a114，t112<t114，a114-a112≥ 20*(3.189-3.112)/100＝0.0154，t112≤200/(100-100*(a112-3.112)/(3.189-3.112))，且
t114≤200/(100-100*(a114-3.112)/(3.189-3.112))。
7.过渡层113包括AlyGa1-yN，其中0.4≤y≤0.8。过渡层114包括AlzGa1-zN，其中0.4≤z≤0.8。过渡层113具有范围从大约50nm到大约300nm的厚度t113。过渡层 114具有范围从大约50nm到大约300nm的厚度t114。在此情况下，y>z，t113<t114，0.20 ≤y-z≤0.5，且t113*y≤200，t114*z≤200。
8.过渡层113具有范围从大约
Figure BDA00030762607500001711
到大约
Figure BDA00030762607500001712
的平面内晶格常数a113。过渡层114具有范围从大约
Figure BDA00030762607500001713
到大约
Figure BDA00030762607500001714
的平面内晶格常数a114。过渡层113具有范围从大约50nm到大约300nm的厚度t113。过渡层114具有范围从大约50nm到大约300nm的厚度t114。在此情况下，a113<a114且t113<t114。过渡层114可在室温下将拉伸应力施加所述过渡层113。在此情况下，a114-a113≥10*(3.189-3.112)/100＝0.0077，t113≤ 200/(100-100*(a113-3.112)/(3.189-3.112))，t114≤200/(100-100*(a114-3.112)/(3.189-3.112))。
9.可根据表3中给出的限制条件设计过渡层112、113和114：
表3
Figure BDA0003076260750000181
10.可根据表4中给出的限制条件设计过渡层112、113和114：
表4
Figure BDA0003076260750000182
过渡层113可在室温下将拉伸应力施加到过渡层112。过渡层114可在室温下将压缩应力施加到过渡层113。
11.如果存在过渡层4，那么可根据表5中给出的限制条件设计过渡层111、113和114：
表5
Figure BDA0003076260750000183
Figure BDA0003076260750000191
12.可根据表6中给出的限制条件设计过渡层111、113和114：
表6
Figure BDA0003076260750000192
过渡层114可在室温下将拉伸应力施加到过渡层113。
13.可根据表7中给出的限制条件设计过渡层111、112和114：
表7
Figure BDA0003076260750000193
14.如果存在过渡层4，那么可根据表8中给出的限制条件设计过渡层111、112和114：
表8
Figure BDA0003076260750000194
Figure BDA0003076260750000201
过渡层112可在室温下将拉伸应力施加到过渡层111。
15.如果存在过渡层4，那么可根据表9中给出的限制条件设计过渡层111、112、113和114：
表9
Figure BDA0003076260750000202
16.如果存在过渡层4，那么可根据表10中给出的限制条件设计过渡层111、112、113和114：
表10
Figure BDA0003076260750000203
过渡层112可在室温下将拉伸应力施加到过渡层111。过渡层113可在室温下将压缩应力施加到过渡层112。过渡层114可在室温下将拉伸应力施加到过渡层113。
图7示出根据本发明的实施例的半导体器件600。半导体600类似于半导体器件100。差异在于半导体器件600另外包括包夹在III族氮化物过渡层堆叠11与III族氮化物异质结12之间的超晶格15。超晶格15可为多个层或多层堆叠，例如AlGaN/GaN对或 AlN/GaN的多层堆叠。超晶格的每一层的厚度可小于20nm，例如但不限于1nm、2nm、 4nm、5nm、6nm、8nm、10nm、12nm、14nm、15nm、16nm、18nm或20nm。
超晶格15可在冷却期间进一步补偿拉伸应力或应变。超晶格15也可防止缺陷(例如位错或裂纹)从超晶格15下方的层(例如过渡层)传播到III族氮化物层121和122中，以便增强到III族氮化物层121和122的结晶质量并且避免半导体器件的功能障碍。超晶格15可截获从衬底10扩散到III族氮化物层121的电子，进而进一步改进器件的有效性和可靠性。
在高电压应用中，为避免通到衬底10的电压的直接击穿，超晶格15可增加半导体器件或结构的整体大小以增加击穿电压。超晶格15的总厚度通常是约1μm到4μm，并且大于缓冲层的总厚度。当安置超晶格15时，仍需要考虑由超晶格15与相邻材料的晶格数目和/或TEC差异引起的例如脱层或剥离等缺陷。另外，归因于超晶格15的使用而极大地增加制造成本。
在高电压应用中，为了避免通到衬底10的电压的直接击穿，缓冲层或超晶格15可掺杂有其它异构元素，例如但不限于碳、氧或氮，并且可能是有意掺杂或无意掺杂。
根据本发明的过渡层111-113中的每一个的组成物可表征为任何常规化学分析技术，例如TEM中使用的能量色散谱仪(EDS)或电子能量损耗光谱法(EELS)。可借助于高分辨率(HR)模式中的TEM或电子所选区域衍射(SAD)图案或借助于高分辨率X射线衍射测定法(HR-XRD)检测过渡层中的每一个的平面内晶格常数a111、a112、a113。还可借助于TEM或HR-XRD确认半导体器件中的单晶层当中的晶体取向。具体地，可通过分析 HR-XRDω扫描频谱中的峰值的半高全宽(FWHM)来确认外延层中的每一个的结晶度；可通过分析HR-XRDω-2θ扫描频谱中的峰值来确认外延层中的每一个的组成物。可通过分析横截面TEM图像确认外延层中的每一个的厚度。
本发明还提供形成半导体器件100的方法。所述方法包括以下步骤：提供衬底10；在温度T1下在衬底10上形成过渡层111；在温度T2下在过渡层111上形成过渡层112；在温度T3下在过渡层112上形成过渡层113；在过渡层113上形成III族氮化物层121；和在III族氮化物层121上形成具有大于III族氮化物层121的带隙能量的带隙能量的III 族氮化物层122。优选地，温度T2可等于或大于第一温度T1。温度T1和温度T2之间的温度差可为约50℃到400℃，例如但不限于50℃、100℃、150℃、200℃、250℃、300 ℃、350℃或400℃。优选地，温度T3可等于或大于温度T1。温度T3和温度T1之间的温度差可为约50到400℃，例如但不限于50℃、100℃、150℃、200℃、250℃、300 ℃、350℃或400℃。
所述方法另外包括在形成III族氮化物层121之前在过渡层113上形成过渡层114。优选地，过渡层114优选地在大于温度T1的第四温度下形成。第四温度和温度T1之间的温度差可为约50℃到400℃，例如但不限于50℃、100℃、150℃、200℃、250℃、300 ℃、350℃或400℃。
优选地，过渡层111可外延地形成于衬底10上。过渡层112可外延地形成于过渡层111上。过渡层113可外延地形成于过渡层112上。III族氮化物层121可外延地形成于过渡层113上。III族氮化物层122可外延地形成于III族氮化物层121上。在存在过渡层114的情况下，过渡层114可外延地形成于过渡层113上，且III族氮化物层121 可外延地形成于过渡层114上。
术语“外延”因此特定地涵盖已知为“金属有机气相外延(MOVPE)”或金属有机化学气相沉积(MOCVD)或分子束外延法(MBE)和氢化物气相外延法(HYPE)的技术。虽然 MOVPE外延归因于其工业应用而为优选的，但可使用这些技术中的每一种实施在下文提及的所有外延步骤。任选地，使用一种技术执行一些外延步骤并且使用另一技术执行其它步骤。
如本文所使用，为易于描述，例如“在……下方”、“下方”、“下部部分”、“上方”、“上部部分”、“下部部分”、“左侧”、“右侧”等空间相关术语在本文中可用于描述图中所示的一个组件或特征与另一组件或特征之间的关系。除图式中所展示的取向以外，空间相关术语意图涵盖器件在使用或操作中的不同取向。器件可以其它方式取向(旋转90 度或以其它取向)，并且本文中使用的空间有关描述符也可相应地用于说明。应理解，当组件“连接”或“耦合”到另一组件时，所述组件可直接连接或耦合到另一组件，或者可存在中间组件。
如本文所使用，术语“大致”，“基本上”，“大体上”以及“约”用于描述和考虑小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的情形以及事件或情况大致发生的情形。如在本文中相对于给定值或范围所使用，术语“约”通常意指在所述给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中指示为自一个端点至另一端点或在两个端点之间。除非另外规定，否则本公开中所公开的所有范围包含端点。术语“大体上共面”可指沿着同一平面位于几微米(μm)内，例如沿着同一平面位于10μm内、5μm内、1μm内或0.5μm内的两个表面。当提及“大体上”相同的数值或特性时，所述术语可指值的平均值的±10％、±5％、±1％或±0.5％内的值。
上文简单地描述本公开的若干实施例和细节的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础，及用于实现相同或相似目的及/或获得引入本公开的实施例中的相同或相似优点的结构。这些等效构造不脱离本公开的精神及范围并且可在不脱离本公开的精神和范围的情况下作出各种变化、替代及修改。

Claims (20)

1.一种半导体器件，其包括：
衬底(10)；
III族氮化物过渡层堆叠(11)，其安置于所述衬底(10)上，所述III族氮化物过渡层堆叠(11)维持与所述衬底(10)的外延关系；
第一III族氮化物层(121)，其安置于所述III族氮化物过渡层堆叠(11)上；和
第二III族氮化物层(122)，其安置于所述第一III族氮化物层(121)上，所述第二III族氮化物层(122)具有大于所述第一III族氮化物层(121)的带隙能量的带隙能量，
其中所述III族氮化物过渡层堆叠(11)包括第一过渡层(111)、所述第一过渡层(111)上的第二过渡层(112)以及所述第二过渡层(112)上的第三过渡层(113)，且
其中所述第二过渡层(112)在所述第一过渡层(111)、所述第二过渡层(112)和所述第三过渡层(113)当中具有最小铝摩尔比，且其中所述第二过渡层(112)在所述第一过渡层(111)、所述第二过渡层(112)和所述第三过渡层(113)当中具有最大平面内晶格常数。
2.根据权利要求1所述的半导体器件，其中所述第一过渡层(111)包括AlwGa1-wN，其中0.9≤w≤1。
3.根据权利要求1所述的半导体器件，其中所述第二过渡层(112)包括AlxGa1-xN，其中0.4≤x≤0.8。
4.根据权利要求1所述的半导体器件，其中所述第三过渡层(113)包括AlyGa1-yN，其中0.4≤y≤0.8。
5.根据权利要求1所述的半导体器件，其中所述第一过渡层(111)在所述第一过渡层(111)、所述第二过渡层(112)和所述第三过渡层(113)当中具有最小厚度。
6.根据权利要求1所述的半导体器件，其中所述第二过渡层(112)具有小于所述第一过渡层和所述第三过渡层(113)中的一个的厚度的厚度。
7.根据权利要求6所述的半导体器件，其中所述第二过渡层(112)具有大于所述第一过渡层和所述第三过渡层(113)中的另一个的厚度的厚度。
8.根据权利要求1所述的半导体器件，其中所述第三过渡层(113)在所述第一过渡层(111)、所述第二过渡层(112)和所述第三过渡层(113)当中具有最大厚度。
9.根据权利要求1所述的半导体器件，其中所述III族氮化物过渡层堆叠(11)另外包括包夹在所述第三过渡层(113)与所述第一III族氮化物层(121)之间的第四过渡层(114)，且其中所述第四过渡层(114)具有小于所述第三过渡层(113)的铝摩尔比的铝摩尔比。
10.根据权利要求9所述的半导体器件，其中所述第四过渡层(114)包括AlzGa1-zN，其中0.4≤z≤0.8。
11.一种半导体器件，其包括：
衬底(10)；
III族氮化物过渡层堆叠(11)，其安置于所述衬底(10)上，所述III族氮化物过渡层堆叠(11)维持与所述衬底(10)的外延关系；
第一III族氮化物层(121)，其安置于所述III族氮化物过渡层堆叠(11)上，和
第二III族氮化物层(122)，其安置于所述第一III族氮化物层(121)上，所述第二III族氮化物层(122)具有大于所述第一III族氮化物层(121)的带隙能量的带隙能量，
其中所述III族氮化物过渡层堆叠(11)包括第一过渡层(111)、所述第一过渡层(111)上的第二过渡层(112)以及所述第二过渡层(112)上的第三过渡层(113)，且
其中所述第一过渡层所述第二过渡层和所述第三过渡层(113)各自包括AlGaN，其中所述第二过渡层(112)在所述第一过渡层(111)、所述第二过渡层(112)和所述第三过渡层(113)当中具有最大平面内晶格常数。
12.根据权利要求11所述的半导体器件，其中所述第一过渡层(111)具有范围从大约
Figure FDA0003722086490000021
到大约
Figure FDA0003722086490000022
的平面内晶格常数。
13.根据权利要求11所述的半导体器件，其中所述第二过渡层(112)具有范围从大约
Figure FDA0003722086490000031
到大约
Figure FDA0003722086490000032
的平面内晶格常数。
14.根据权利要求11所述的半导体器件，其中所述第三过渡层(113)具有范围从大约
Figure FDA0003722086490000033
到大约
Figure FDA0003722086490000034
的平面内晶格常数。
15.根据权利要求11所述的半导体器件，其中所述第一过渡层(111)在所述第一过渡层(111)、所述第二过渡层(112)和所述第三过渡层(113)当中具有最小厚度。
16.根据权利要求11所述的半导体器件，其中所述第二过渡层(112)具有小于所述第一过渡层(111)和所述第三过渡层(113)中的一个的厚度的厚度。
17.根据权利要求16所述的半导体器件，其中所述第二过渡层(112)具有大于所述第一过渡层(111)和所述第三过渡层(113)中的另一个的厚度的厚度。
18.根据权利要求11所述的半导体器件，其中所述第三过渡层(113)在所述第一过渡层(111)、所述第二过渡层(112)和所述第三过渡层(113)当中具有最大厚度。
19.根据权利要求11所述的半导体器件，其中所述III族氮化物过渡层堆叠(11)另外包括包夹在所述第三过渡层(113)与所述第一III族氮化物层(121)之间的第四过渡层(114)，且其中所述第四过渡层(114)具有大于所述第三过渡层(113)的平面内晶格常数的平面内晶格常数。
20.一种形成半导体器件的方法，其包括：
提供衬底(10)；
在第一温度下在所述衬底(10)上形成第一过渡层；
在大于所述第一温度的第二温度下在所述第一过渡层(111)上形成第二过渡层(112)；
在大于所述第一温度的第三温度下在所述第二过渡层(112)上形成第三过渡层(113)，其中所述第二过渡层(112)在所述第一过渡层(111)、所述第二过渡层(112)和所述第三过渡层(113)当中具有最小铝摩尔比，且其中所述第二过渡层(112)在所述第一过渡层(111)、所述第二过渡层(112)和所述第三过渡层(113)当中具有最大平面内晶格常数；
在所述第三过渡层上形成第一III族氮化物层(121)；和
在所述第一III族氮化物层(121)上形成具有大于所述第一III族氮化物层(121)的带隙能量的带隙能量的第二III族氮化物层(122)。
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