CN113140572A - 布线结构和包括该布线结构的垂直存储器装置 - Google Patents

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李赞扬
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Abstract

一种布线结构包括衬底上的第一金属图案至第三金属图案。第一金属图案在第二方向上延伸,并且在第三方向上具有第一宽度。第二金属图案在第三方向上延伸以与第一金属图案交叉,并且在第二方向上具有第二宽度。第三金属图案在第一金属图案和第二金属图案彼此交叉的区域处连接到第一金属图案和第二金属图案,并且具有在每个角中具有凹部的实质上矩形形状。第三金属图案具有第三宽度,其被定义为凹部中的在与第二方向和第三方向成锐角的第四方向上的相对的凹部之间的最小距离,第三宽度小于或等于第一宽度和第二宽度中更小的一个。

Description

布线结构和包括该布线结构的垂直存储器装置
相关申请的交叉引用
本申请要求于2020年1月17日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2020-0006397的优先权,该申请的内容以引用方式全部并入本文中。
技术领域
本公开的各方面涉及布线结构和包括该布线结构的垂直存储器装置。
背景技术
金属布线的在彼此以直角交叉的各个方向上延伸的金属布线交汇的区域处的部分的宽度可以大于金属布线的其它部分的宽度,并且金属布线的所述一部分可以不连续,使得金属布线的特性可能劣化。
发明内容
示例实施例提供了一种具有改善的电特性的布线结构。
示例实施例提供了一种包括具有改善的电特性的布线结构的垂直存储器装置。
根据一些示例实施例,提供了一种布线结构。布线结构可以包括第一金属图案、第二金属图案和第三金属图案。第一金属图案可以形成在衬底上。第一金属图案可以在与衬底的上表面平行的第二方向上延伸,并且可以在第三方向上具有第一宽度,所述第三方向与衬底的上表面平行,并且与第二方向垂直。第二金属图案可以在第三方向上延伸以与第一金属图案交叉,并且在第二方向上具有第二宽度。第三金属图案可以在衬底上位于第一金属图案和第二金属图案彼此交叉的区域处。第三金属图案可以连接到第一金属图案和第二金属图案,并且在平面图中具有实质上矩形形状。第三金属图案在其每个角部中可以具有凹部。第三金属图案可以具有第三宽度,其被定义为凹部的在第四方向上的相对的凹部之间的最小距离,所述第四方向与衬底的上表面平行,并且相对于第二方向和第三方向中的每一个成锐角,并且第三宽度可以小于或等于第一宽度和第二宽度中的更小的一个。第一金属图案可以在其第三方向上的中心部具有第一边界表面。第一边界表面可以在与衬底的上表面垂直的第一方向上延伸。第三金属图案可以在其第四方向上的中心部具有第三边界表面。第三边界表面可以在第一方向上延伸。第一边界表面的底部可以比第三边界表面的底部更远离衬底。
根据一些示例实施例,提供了一种布线结构。布线结构可以包括第一金属图案、第二金属图案、第三金属图案和绝缘间隔件。第一金属图案可以形成在衬底上。第一金属图案可以在与衬底的上表面平行的第二方向上延伸,并且在第三方向上具有第一宽度,所述第三方向与衬底的上表面平行,并且与第二方向垂直。第二金属图案可以在第三方向上延伸以与第一金属图案交叉,并且在第二方向上具有第二宽度。第三金属图案可以在衬底上位于第一金属图案和第二金属图案彼此交叉的区域处。第三金属图案可以连接到第一金属图案和第二金属图案,并且在平面图中具有实质上矩形形状。绝缘间隔件可以位于衬底上。绝缘间隔件可以在平面图中位于第三金属图案的中心部处,并且可以覆盖第三金属图案的侧壁。被定义为第三金属图案的顶点与绝缘间隔件之间的最小距离的第三宽度可以小于或等于第一宽度和第二宽度中较小的一个。
根据一些示例实施例,提供了一种布线结构。布线结构可以包括第一金属图案、第二金属图案和第三金属图案。第一金属图案可以形成在衬底上。第一金属图案可以在与衬底的上表面平行的第二方向上延伸,并且在第三方向上具有第一宽度,所述第三方向与衬底的上表面平行并且与第二方向垂直。第二金属图案可以在第三方向上延伸,并且在第二方向上具有第一宽度。第三金属图案可以位于第一金属图案的端部与第二金属图案的端部交汇的区域处。第三金属图案可以连接到第一金属图案和第二金属图案,并且可以具有实质上三角形形状。被定义为从第三金属图案的顶点到其在第四方向上的相对的边缘的最小距离的第二宽度可以等于或小于第一宽度,所述第四方向与衬底的上表面平行,并且相对于第二方向和第三方向中的每一个成锐角。每个金属图案可以在其中心部处具有各自的边界表面,并且可以在与衬底的上表面垂直的第一方向上延伸。第一金属图案和第二金属图案的边界表面的底部可以比第三金属图案的边界表面的底部更远离衬底。
根据一些示例实施例,提供了一种布线结构。布线结构可以包括第一金属图案、第二金属图案和第三金属图案。第一金属图案可以位于衬底上。第一金属图案可以在与衬底的上表面平行的第二方向上延伸,并且在第三方向上具有第一宽度,所述第三方向与衬底的上表面平行,并且与第二方向垂直。第二金属图案可以在第三方向上延伸,并且在第二方向上具有第一宽度。第三金属图案可以位于第一金属图案的端部与第二金属图案在第三方向上的端部交汇的区域处。第三金属图案可以连接到第一金属图案和第二金属图案,并且在平面图中具有包括凹部的实质上三角形形状。第三金属图案的凹部与其在第四方向上的另一顶点之间的最小宽度可以等于或小于第一宽度,所述第四方向与衬底的上表面平行,并且相对于第二方向和第三方向中的每一个成锐角。每个金属图案可以在其中心部具有边界表面。每个边界表面可以在与衬底的上表面垂直的第一方向上延伸。第一金属图案和第二金属图案的边界表面中的每一个的底部可以比第三金属图案的边界表面的底部更远离衬底。
根据一些示例实施例,提供了一种布线结构。布线结构可以包括第一金属图案、第二金属图案和第三金属图案。第一金属图案可以位于衬底上。第一金属图案可以在与衬底的上表面平行的第二方向上延伸,并且在第三方向上具有第一宽度,所述第三方向与衬底的上表面平行并且与第二方向垂直。第二金属图案可以在第三方向上延伸,并且在第二方向上具有第二宽度。第三金属图案可以位于第一金属图案的中心部与第二金属图案的端部交汇的区域处。第三金属图案可以连接到第一金属图案和第二金属图案,并且具有实质上矩形形状,该矩形形状包括在第三方向上彼此面对的第一侧和第二侧。该矩形的第二侧可以不与第二金属图案接触,并且可以凹陷。被定义为第三金属图案在第三方向上的第一侧与第二侧之间的最小距离的第三宽度可以小于或等于第一宽度和第二宽度中更小的一个。每个金属图案可以在其中心部处具有边界表面,该边界表面可以在与衬底的上表面垂直的第一方向上延伸。第一金属图案和第二金属图案的边界表面中的每一个的底部可以比第三金属图案的边界表面的底部更远离衬底。
根据一些示例实施例,提供了一种布线结构。布线结构可以包括第一金属图案、第二金属图案和第三金属图案。第一金属图案可以形成在衬底上。第一金属图案可以在与衬底的上表面平行的第二方向上延伸,并且在第三方向上具有第一宽度,所述第三方向与衬底的上表面平行并且与第二方向垂直。第二金属图案可以在第三方向上延伸,并且在第二方向上具有第二宽度。第三金属图案可以位于第一金属图案和第二金属图案彼此交叉或交汇的区域处。第三金属图案可以连接到第一金属图案和第二金属图案。第三金属图案的一些部分之间在第四方向上的最小宽度可以等于或小于第一宽度,所述第四方向与衬底的上表面平行,并且相对于第二方向和第三方向中的每一个成锐角。第一金属图案的侧壁相对于衬底的上表面的角和第二金属图案的侧壁相对于衬底的上表面的角可以大于第三金属图案的侧壁相对于衬底的上表面的角。
根据一些示例实施例,提供了一种垂直存储器装置。垂直存储器装置可以包括晶体管、下布线结构、第二衬底、栅电极、沟道和上布线结构。晶体管可以形成在第一衬底上。下布线结构可以形成在第一衬底上,并且可以电连接到晶体管。第二衬底可以形成在晶体管和下布线结构上。栅电极可以在第二衬底上在第一方向上彼此间隔开。第一方向可以与第二衬底的上表面垂直。沟道中的每一个可以在第二衬底上在第一方向上延伸穿过栅电极。上布线结构可以形成在栅电极上,并且可以电连接到栅电极。下布线结构和/或上布线结构可以包括第一金属图案、第二金属图案和第三金属图案。第一金属图案可以形成在第一衬底上。第一金属图案可以在与第一衬底的上表面平行的第二方向上延伸,并且在第三方向上具有第一宽度,所述第三方向与第一衬底的上表面平行并且与第二方向垂直。第二金属图案可以在第三方向上延伸,并且在第二方向上具有第二宽度。第三金属图案可以位于第一金属图案和第二金属图案彼此交汇的区域处。第三金属图案可以连接到第一金属图案和第二金属图案。第三金属图案的一些部分之间在第四方向上的最小宽度可以等于或小于第一宽度,所述第四方向与衬底的上表面平行,并且相对于第二方向和第三方向中的每一个成锐角。每个金属图案可以在其中心部具有边界表面,所述边界表面与衬底的上表面垂直地延伸。第一金属图案的边界表面的底部比第三金属图案的边界表面的底部更远离衬底。
根据一些示例实施例的垂直存储器装置可以包括其中不具有空隙或切割部分的布线结构,并且由此可以具有改善的电特性。
附图说明
图1至图6是示出根据一些示例实施例的形成布线结构的方法的平面图和截面图。
图7至图9是示出根据一些示例实施例的布线结构的平面图和截面图。
图10A、图10B、图11和图12是示出根据一些示例实施例的布线结构的平面图和截面图。
图13A和图13B是示出根据一些示例实施例的布线结构的平面图。
图14、图15A、图15B、图16、图17A和图17B是示出根据一些示例实施例的布线结构的平面图和截面图。
图18和图19是示出根据一些示例实施例的垂直存储器装置的截面图。
图20至图32是示出根据一些示例实施例的制造垂直存储器装置的方法的截面图。
具体实施方式
在下文中将参照附图更加充分地描述根据一些示例实施例的布线结构及其形成方法以及垂直存储器装置及其制造方法。将理解,尽管可以在本文中使用术语“第一”、“第二”和/或“第三”来描述各种元件、组件、区域、层和/或区段,但是这些元件、组件、区域、层和/或区段不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或区段与另一元件、组件、区域、层或区段区分开。
在下文的说明书中(不必在权利要求书中),与衬底的上表面实质上垂直的方向可以被定义为第一方向,与衬底的上表面实质上平行并且彼此交叉的两个方向可以分别被定义为第二方向和第三方向。与衬底的上表面实质上平行并且分别与第二方向和第三方向成锐角的两个方向可以分别被定义为第四方向和第五方向。在一些示例实施例中,第二方向和第三方向可以实质上彼此垂直,并且第四方向和第五方向可以各自分别相对于第二方向和第三方向成45度的角。第四方向和第五方向可以实质上彼此垂直。
图1至图6是示出根据一些示例实施例的形成布线结构的方法的平面图和截面图。具体地,图1和图4是平面图,图2、图3以及5、图6是沿图1的线A-A’截取的截面图。图1的线A-A’的第一部分在第三方向上延伸,图1的线A-A’的第二部分在第四方向上延伸。
参照图1和图2,绝缘夹层20可以形成在衬底10上,并且可以被部分地蚀刻以形成各自暴露出衬底10的上表面的第一开口32、第二开口33和第三开口34。
在一些示例实施例中,第一开口32和第二开口33可以分别在第二方向和第三方向上延伸,第三开口34可以在第一开口32和第二开口33彼此交汇或交叉的区域处连接到第一开口32和第二开口33。在一些示例实施例中,绝缘夹层20的与第三开口34相邻的部分可以包括在平面图中朝向第三开口34的中心突出的突出部分25。即,第三开口34可以具有矩形形状,该矩形在第三开口34的每个角部中具有凹部。该凹部可以在本文中被称为顶点部分。第三开口34的凹部或顶点部分可以由与绝缘夹层20的突出部分25相邻的凹曲线、边缘或弧段限定。在一些示例实施例中,每个凹部可以由可以是椭圆形或部分椭圆形的凹曲线、边缘或弧段限定。每个凹曲线、边缘或弧段可以开始于与第一开口32相邻的点,并且可以延伸到与第二开口33相邻的点。在一些实施例中,第三开口34可以具有十字形状,该十字形状的臂在第三开口34的中心处较窄,并且在第三开口34的周边处张开变宽。第三开口34的周边可以是第三开口34与第一开口32和第二开口33交汇的位置。
第一开口32可以在第三方向上具有第一宽度W1,第二开口33可以在第二方向上具有第一宽度W1,第三开口34可以具有等于或小于第一宽度W1的第二宽度W2。第二宽度W2可以被定义为绝缘夹层20的在第四方向和第五方向中的每一个上彼此面对的突出部分25之间的最小距离。
在一些实施例中,绝缘夹层20可以不具有突出部分25,第三开口34可以在平面图中具有矩形形状(在一些示例实施例中具有圆形顶点)、矩形椭圆(rectellipse)和/或超椭圆。在绝缘夹层20不具有突出部分的实施例中,第三开口34在第四方向和第五方向上的宽度可以大于第一宽度W1。另一方面,在绝缘夹层20具有突出部分25的实施例中,第三开口34在第四方向和第五方向上的宽度可以等于或小于第一宽度W1。在下文中,将仅描述第二宽度W2小于第一宽度W1的情况。
在与图1中所示的实施例不同的一些示例实施例中,第一开口32和第二开口33可以具有不同的宽度,并且第一开口32的宽度可以小于或大于第二开口33的宽度。在第一开口32和第二开口33的宽度都大于第二宽度W2的一些示例实施例中展示了本文中描述的发明构思。即,尽管第二开口33的宽度可以比第一开口32的宽度更大或更小,但是各自大于第三开口34的第二宽度W2。
在一些示例实施例中,第一开口32和第二开口33中的每一个的侧壁(例如,具有相对较大宽度或第一宽度W1的开口的侧壁)相对于衬底10的上表面的第一角θ1可以大于第三开口34的侧壁(例如,具有相对较小的宽度或第二宽度W2的开口的侧壁)相对于衬底10的上表面的第二角θ2。第一角θ1可以比第二角θ2更接近垂直角。这可能是因为用于形成第一开口32、第二开口33和第三开口34的蚀刻工艺中使用的蚀刻气体可以由于蚀刻工艺的特性而更容易被提供到第一开口32和第二开口33的下部分。
由于第一开口32、第二开口33和第三开口34中的每一个具有不垂直但相对于衬底10的上表面倾斜的侧壁,因此,第一开口32、第二开口33和第三开口34中的每一个的下部分的宽度可以小于其上部分的宽度。这里,第一开口32、第二开口33和第三开口34中的每一个的宽度将被称为其底部或与衬底10的上表面相邻的一部分的宽度。即,第一开口32和第二开口33中的每一个的底部可以具有第一宽度W1,第三开口34的底部可以具有第二宽度W2。
绝缘夹层20可以包括例如氧化硅的氧化物或者例如氮化硅的氮化物。
在一些示例实施例中,第一开口32、第二开口33和第三开口34中的每一个可以不必暴露出衬底10的上表面,并且可以仅部分地延伸穿过绝缘夹层20。在一些示例实施例中,第一开口32、第二开口33和第三开口34中的每一个可以暴露出可以包含在绝缘夹层20中的结构的上表面。
参照图3,金属层40可以形成在衬底10上和绝缘夹层20上,其可以填充第一开口32、第二开口33和第三开口34。
金属层40可以包括例如钨、铝、铜等。金属层40可以基于用于形成金属层40的材料选择的任何工艺来形成。例如,如果金属层40包括钨、铝等,则金属层40可以通过例如化学气相沉积(CVD)工艺的沉积工艺来形成。作为另一示例,如果金属层40包括铜,则金属层40可以通过电镀(EP)工艺来形成。在下文中,将仅描述金属层40通过沉积工艺包括钨、铝等的一些示例实施例。
在在第一开口32、第二开口33和第三开口34的底部和侧壁以及绝缘夹层20的上表面上形成金属层40之前,还可以在其上形成包括金属氮化物(例如,氮化钛、氮化钽等)的阻挡层(未示出)。
在一些示例实施例中,在沉积工艺期间,金属层40可以逐渐沉积到第一开口32、第二开口33和第三开口34中,并且从其底部和侧壁开始。因此,可以形成第一边界表面52(例如,在第一开口32在第三方向上的中心部在第一方向上延伸的接缝),并且可以形成第三边界表面54(例如,在第三开口34在第三方向上的中心部在第一方向上延伸的接缝)。同时,还可以形成第二边界表面(未示出)(例如,在第二开口33在第三方向上的中心部在第一方向上延伸的接缝)。
边界表面可以不接触衬底10。在一些示例实施例中,第一边界表面52或第二边界表面的底部在第一方向上的第一高度H1(即,从衬底10的上表面到第一边界表面52的底部的距离)可以大于第三边界表面54的底部在第一方向上的第二高度H2(即,从衬底10的上表面到第三边界表面54的底部的距离)。这是因为当金属层40被沉积到第一开口32和第二开口33中的每一个的具有相对大的宽度的相对的侧壁上时,金属层40的来自相对的侧壁的部分花费更长的时间彼此接触,因此,当金属层40的来自相对的侧壁的部分彼此接触时,金属层40的沉积到第一开口32和第二开口33中的每一个的底部上的部分可以具有更大的高度。
沉积工艺可以基于第一开口32和第二开口33的宽度,诸如第一宽度W1。如此,在绝缘夹层20不包括突出部分25的实施例中,与金属层40的沉积在分别在第二方向和第三方向上延伸并且具有第一宽度W1的第一开口32和第二开口33中的部分不同,如果第三开口34分别在第四方向和第五方向上具有大于第一宽度W1的宽度,则金属层40的沉积在第三开口34中的部分可以不填充(例如,完全填充)第三开口34。
在绝缘夹层20包括突出部分25的实施例中,因此,第三开口34可以在第四方向和第五方向上具有小于第一宽度W1或者小于第一开口32和第二开口33的宽度的第二宽度W2。因此,可以在沉积工艺期间不在第三开口34中形成空隙,并且金属层40可以填充(例如,完全填充)第三开口34。
金属层40的位于第一开口32、第二开口33和第三开口34中的每一个上的部分可以具有凹陷的上表面,因此,金属层40的位于第一开口32、第二开口33和第三开口34中的每一个上的中心部的上表面可以低于金属层40的位于绝缘夹层20上的部分的上表面。
如果金属层40通过执行EP工艺包括铜,则可以在第一开口32、第二开口33和第三开口34中的每一个中不存在边界表面。
参照图4和图5,金属层40的上部分可以被平面化,直到暴露出绝缘夹层20的上表面为止,因此可以分别在第一开口32、第二开口33和第三开口34中形成第一金属图案42、第二金属图案43和第三金属图案44。
在一些示例实施例中,平面化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀工艺。
在一些示例实施例中,第一金属图案42、第二金属图案43和第三金属图案44中的每一个可以具有平坦的上表面,并且第一金属图案42、第二金属图案43和第三金属图案44的上表面的第三高度H3可以小于绝缘夹层20的上表面的第四高度H4。
可替换地,参照图6,第一金属图案42、第二金属图案43和第三金属图案44中的每一个可以具有平坦的上表面,并且第一金属图案42、第二金属图案43和第三金属图案44的上表面的第三高度H3可以大于绝缘夹层20的上表面的第四高度H4。
尽管图5和图6示出了第三高度H3与第四高度H4不同,但是本发明构思不限于此,并且第三高度H3可以实质上等于第四高度H4。
如上所示,绝缘夹层20可以包括突出部分25,并且因此,在具有第一宽度W1的第一开口32和第二开口33彼此交叉的区域处的第三开口34可以具有等于或小于第一宽度W1的第二宽度W2。因此,当在第一开口32、第二开口33和第三开口34中形成金属层40时,形成在第三开口34中的金属层40可以在其中不具有空隙,并且没有这种空隙。因此,分别在第一开口32、第二开口33和第三开口34中包括第一金属图案42、第二金属图案43和第三金属图案44的布线结构可以由于存在这种空隙而不具有故障或具有减少的故障,并且可以具有改善的电特性。
图7至图9是示出根据一些示例实施例的布线结构的平面图和截面图。具体地,图7是平面图,图8和图9是沿图7的线B-B’截取的截面图。图7的线B-B’的第一部分在第三方向上延伸,图7的线B-B’的第二部分在第四方向上延伸。除了以下更详细地描述的一些元件之外,该布线结构可以与图4至图6的布线结构实质上相同或相似。因此,同样的附图标记表示同样的元件,并且为了简洁起见,本文不重复前述元件的详细描述。
参照图7和图8,绝缘间隔件27可以在第一开口32和第二开口33彼此交叉的区域处形成在第四开口36中。如图7中在平面图中观看时,第四开口36可以具有矩形形状或实质上矩形形状。
在一些示例实施例中,绝缘间隔件27可以形成在第四开口36的中心部,因此绝缘间隔件27可以定位在距离第四开口36的每个顶点在第四方向和第五方向中的每一个上的第三宽度W3处。在一些示例实施例中,第三宽度W3可以等于或小于第一开口32和第二开口33中的每一个的第一宽度W1。第三宽度可以被定义为绝缘间隔件27与绝缘夹层20之间在第四方向和第五方向上的最小距离。当在平面图中观看时,绝缘间隔件27可以具有圆形、椭圆形、多边形等形状。在一些示例实施例中,可以在形成绝缘夹层20时形成绝缘间隔件27,因此,绝缘间隔件27可以包括与绝缘夹层20的材料实质上相同的材料。如最好在图8中所见,绝缘间隔件27的上表面可以具有第四高度H4,其为绝缘夹层20的上表面的高度。换言之,绝缘间隔件27的上表面可以与绝缘夹层20的上表面距离衬底10的上表面一样远。
如果不在第四开口36中形成绝缘间隔件27,则第四开口36可以在平面图中具有矩形形状(在一些情况下具有圆的顶点),并且因此,第四开口36在第四方向和第五方向中的每一个上的宽度可以大于第一宽度W1。然而,绝缘间隔件27可以形成在第四开口36中,并且因此,第四开口36在第四方向和第五方向中的每一个上的宽度可以等于或小于第一宽度W1。
在一些示例实施例中,第一开口32和第二开口33中的每一个的侧壁(例如,具有相对较大的宽度或第一宽度W1的开口的侧壁)相对于衬底10的上表面的第一角θ1可以大于第四开口36的侧壁(例如,具有相对小的宽度或第三宽度W3的开口的侧壁)相对于衬底10的上表面的第三角θ3。
在一些示例实施例中,分别位于第一开口32和第二开口33中的第一金属图案42和第二金属图案43可以分别具有第一边界表面52和第二边界表面(未示出)。第一边界表面52和第二边界表面中的每一个可以在第一方向上延伸。第四开口36中的第四金属图案46可以具有第四边界表面56,例如,在第一方向上延伸的接缝。在一些示例实施例中,第一边界表面52或第二边界表面的底部在第一方向上的第一高度H1可以大于第四边界表面56的底部在第一方向上的第二高度H2。
在一些示例实施例中,绝缘间隔件27可以形成在第四开口36中,并且因此,第四开口36在第四方向和第五方向中的每一个上的第三宽度W3可以小于第一宽度W1。因此,第四金属图案46可以在其中没有形成空隙的情况下填充(例如,完全填充)第四开口36。
在一些示例实施例中,第一金属图案42、第二金属图案43和第四金属图案46中的每一个可以具有平坦的上表面,第一金属图案42、第二金属图案43和第四金属图案46的上表面的第三高度H3可以小于绝缘夹层20的上表面的第四高度H4。
可替换地,参照图9,第一金属图案42、第二金属图案43和第四金属图案46中的每一个可以具有平坦的上表面,第一金属图案42、第二金属图案43和第四金属图案46的上表面的第三高度H3可以大于绝缘夹层20的上表面的第四高度H4。
尽管图8和图9示出了第三高度H3与第四高度H4不同,但是本发明构思不限于此,并且第一金属图案42、第二金属图案43和第四金属图案46的上表面的第三高度H3可以实质上等于绝缘夹层20的上表面的第四高度H4。
如上所示,绝缘间隔件27可以形成在第四开口36中,并且因此,在具有第一宽度W1的第一开口32和第二开口33彼此交叉的区域处的第四开口36可以具有等于或小于第一宽度W1的第三宽度W3。因此,第一开口32、第二开口33和第四开口36可以分别用第一金属图案42、第二金属图案43和第四金属图案46填充(例如,完全填充),并且在其中可以不形成空隙,并且包括第一金属图案42、第二金属图案43和第四金属图案46的布线结构可以具有改善的电特性。
图10A、图10B、图11和图12是示出根据一些示例实施例的布线结构的平面图和截面图。具体地,图10A和图10B是平面图,图11和图12是沿图10A或图10B的线C-C’截取的截面图。图10A和图10B的线C-C’的第一部分在第三方向上延伸,图10A和图10B的线C-C’的第二部分在第四方向上延伸。除了以下更详细地描述的一些元件之外,这些布线结构可以与图4至图6的布线结构实质上相同或相似。因此,同样的附图标记表示同样的元件,并且为了简洁起见,本文不重复前述元件的详细描述。
参照图10A和图11,第五开口38可以形成在在第二方向上延伸的第一开口32在第二方向上的端部和在第三方向上延伸的第二开口33在第三方向上的端部彼此交汇的区域处。第五开口38可以连接到第一开口32和第二开口33两者。
在一些示例实施例中,当在平面图中观看时,第五开口38可以具有三角形形状(在一些情况下具有圆的顶点),第五开口38可以具有在第四方向上的第四宽度W4,其从顶点延伸到第五开口38的相对侧或边缘。相对的边缘可以是的第五开口38三角形形状的斜边。第四宽度W4可以等于或小于第一宽度W1。第四宽度W4可以被定义为绝缘夹层20与第五开口38的相对的边缘之间的最小距离。即,如果第五开口38为例如矩形形状,则第五开口38在第四方向上的宽度可以大于第一宽度W1,然而,在一些示例实施例中,第五开口38可以具有三角形形状,其与矩形相比可以具有减小的面积,并且因此,第五开口38在第四方向上的宽度可以等于或小于第一宽度W1。
在一些示例实施例中,第一开口32和第二开口33中的每一个的侧壁(例如,具有相对较大的宽度或第一宽度W1的开口的侧壁)相对于衬底10的上表面的第一角θ1可以大于第五开口38的侧壁(例如,具有相对较小的宽度或第四宽度W4的开口的侧壁)相对于衬底10的上表面的第四角θ4。
在一些示例实施例中,分别位于第一开口32和第二开口33中的第一金属图案42和第二金属图案43可以分别具有第一边界表面52和第二边界表面(未示出)。第一边界表面52和第二边界表面中的每一个可以在第一方向上延伸。第五开口38中的第五金属图案48可以具有第五边界表面58,例如,在第一方向上延伸的接缝。在一些示例实施例中,第一边界表面52或第二边界表面的底部在第一方向上的第一高度H1可以大于第五边界表面58的底部在第一方向上的第五高度H5。
在一些示例实施例中,第五开口38可以具有三角形形状,并且因此第五开口38可以在第四方向上具有小于第一宽度W1的第四宽度W4。因此,第五金属图案48可以填充(例如,完全填充)第五开口38,并且在其中可以不形成空隙。
在一些示例实施例中,第一金属图案42、第二金属图案43和第五金属图案48中的每一个可以具有平坦的上表面,第一金属图案42、第二金属图案43和第五金属图案48的上表面的第三高度H3可以小于绝缘夹层20的上表面的第四高度H4。
可替换地,参照图12,第一金属图案42、第二金属图案43和第五金属图案48中的每一个可以具有平坦的上表面,第一金属图案42、第二金属图案43和第五金属图案48的上表面的第三高度H3可以大于绝缘夹层20的上表面的第四高度H4。
尽管图11和图12示出了第三高度H3与第四高度H4不同,但是本发明构思不限于此,并且第一金属图案42、第二金属图案43和第五金属图案48的上表面的第三高度H3可以与绝缘夹层20的上表面的第四高度H4实质上相等。
参照图10B,当在平面图中观看时,第五开口38可以具有实质上三角形形状,所述三角形形状在其两个顶点之间具有至少一个非线性段,所述三角形形状可以类似于从其中去除了一部分的矩形。第四宽度W4可以从顶点延伸到在第四方向上的相对侧,第四宽度W4可以等于或小于第一宽度W1。
如上所示,第一开口32和第二开口33彼此交汇的区域处的第五开口38可以具有三角形形状或实质上三角形形状,并且可以具有等于或小于第一开口32和第二开口33的宽度(例如,第一宽度W1)的第四宽度W4。因此,第一开口32、第二开口33和第五开口38可以分别用第一金属图案42、第二金属图案43和第五金属图案48填充(例如,完全填充),并且可以不具有形成在其中的空隙,并且包括第一金属图案42、第二金属图案43和第五金属图案48的布线结构可以具有改善的电特性。
图13A和图13B是示出根据一些示例实施例的布线结构的平面图。除了以下更详细地描述的一些元件之外,这些布线结构可以与图10至图12或图4至图6的布线结构实质上相同或相似。因此,同样的附图标记表示同样的元件,并且为了简洁起见,本文不重复前述元件的详细描述。
参照图13A,绝缘夹层20可以包括突出部分29,其在分别在第二方向和第三方向上延伸的第一开口32和第二开口33彼此交汇的区域处朝向第六开口(未示出)的中心突出。第六开口可以用第六金属图案49填充。第六开口可以具有在其一个角部中具有凹部的矩形形状。在一些示例实施例中,凹部可以由可以是椭圆形或部分椭圆形的凹曲线、边缘或弧段限定。凹曲线、边缘或弧段可以开始于与第一开口32相邻的点,并且可以延伸到与第二开口33相邻的点。
在一些示例实施例中,作为从凹部到第六开口的在第四方向上与凹部相对的顶点的最小宽度的第五宽度W5可以等于或小于第一宽度W1。即,如果绝缘夹层20不包括突出部分29,则第六开口在第四方向上的宽度可以大于第一宽度W1。在一些示例实施例中,绝缘夹层20包括突出部分29,并且因此,第六开口在第四方向上的最小宽度可以等于或小于第一宽度W1。因此,第六开口可以用第六金属图案49填充(例如,完全填充),并且在其中可以不形成空隙。
布线结构可以具有以下特性:例如,第六金属图案49中的第六边界表面(未示出)的底部的高度、形成最小宽度的相对侧壁中的每一个的(相对于衬底10的上表面的)第五角以及第六金属图案49的高度,这些可以与参照图10A、图10B、图11和图12所示的布线结构的那些实质上相同。
参照图13B,如图13A的绝缘夹层20一样,绝缘夹层20可以包括突出部分29,其从朝向定位在分别在第二方向和第三方向上延伸的第一开口32和第二开口33彼此交汇的区域的第六开口的中心突出。
与图13A的第一开口32和第二开口33不同,图13B的第一开口32和第二开口33可以在第六开口处彼此交汇,并且还可以分别在第二方向和第三方向上延伸。如此,图13B的第一开口32和第二开口33可以与图1的第一开口32和第二开口33相似。因此,当在平面图中观看时,第六开口可以具有在其一个角部中具有凹部的矩形形状。在一些示例实施例中,凹部可以由可以是椭圆形或部分椭圆形的凹曲线、边缘或弧段限定。凹曲线、边缘或弧段可以开始于与第一开口32相邻的点,并且可以延伸到与第二开口33相邻的点。
布线结构可以具有以下特性:例如,第六金属图案49中的第六边界表面的底部的高度、形成最小宽度的相对侧壁中的每一个的(相对于衬底10的上表面的)第五角以及第六金属图案49的高度,这些可以与参照图13A所示的布线结构的那些实质上相同。
如上所示,参照图1至图13B所示的布线结构中的每一个可以包括:第一金属图案42,其在第二方向上延伸,并且在第三方向上具有第一宽度W1;第二金属图案43,其在第二方向上延伸,并且在第二方向上具有第一宽度W1(或者如以上所讨论的在第二方向上具有不同的宽度);以及第三金属图案44、第四金属图案46、第五金属图案48和第六金属图案49中的在第一金属图案42和第二金属图案43彼此交汇或交叉的区域处形成的一个。第三金属图案44、第四金属图案46、第五金属图案48和第六金属图案49中的所述一个具有相对部分之间在第四方向上的最小宽度,所述相对部分相对于第二方向和第三方向中的每一个具有45度的角,并且最小宽度可以等于或小于第一宽度W1。第一金属图案42的侧壁在第三方向上和/或第二金属图案的侧壁在第二方向上相对于衬底10的上表面的角可以大于形成第三金属图案44、第四金属图案46、第五金属图案48和第六金属图案49中对应的一个的最小宽度的相对侧壁中的每一个相对于衬底10的上表面的角。换言之,第一角θ1可以大于第二角θ2、第三角θ3和第四角θ4以及第五角中对应的一个。
在一些示例实施例中,分别位于第一金属图案42和第二金属图案43中的第一边界表面52和第二边界表面的底部的高度可以大于第三边界表面54、第四边界表面56和第五边界表面58以及第六边界表面中对应的一个的底部的高度,第三边界表面54、第四边界表面56和第五边界表面58以及第六边界表面中对应的一个可以形成在形成第三金属图案44、第四金属图案46、第五金属图案48和第六金属图案49中对应的一个的最小宽度的部分在第四方向上的中心部处。
图14、图15A、图15B、图16、图17A和图17B是示出根据一些示例实施例的布线结构的平面图和截面图。具体地,图14和图16是平面图,图15A和图15B是沿图14的线D-D’截取的截面图,图17A和图17B是沿图16的线E-E’截取的截面图。图14的线D-D’的第一部分在第二方向上延伸,图14的线D-D’的第二部分在第三方向上延伸。图16的线E-E’的第一部分在第二方向上延伸,图16的线E-E’的第二部分在第五方向上延伸。除了以下更详细地描述的一些元件之外,这些布线结构可以与图1至图3的布线结构实质上相同或相似。因此,同样的附图标记表示同样的元件,并且为了简洁起见,本文不重复前述元件的详细描述。
参照图14和图15A,第七开口31可以形成在在第二方向上延伸的第一开口32在第二方向上的中心部和在第三方向上延伸的第二开口33在第三方向上的端部彼此交汇的区域处。第七开口31可以连接到第一开口32和第二开口33。
在一些示例实施例中,当在平面图中观看时,第七开口31可以具有在其上部分具有凹部的矩形形状,并且因此,在第三方向上的第六宽度W6可以等于或小于第一宽度W1。第六宽度W6可以被定义为第七开口31的凹部与绝缘夹层20之间在第三方向上的最小宽度。在一些示例实施例中,第一开口32和第二开口33(例如,具有相对较大的宽度的开口)中的每一个的侧壁相对于衬底10的上表面的第一角θ1可以大于第七开口31(例如,具有相对较小的宽度的开口)的侧壁相对于衬底10的上表面的第六角θ6。
在一些示例实施例中,分别位于第一开口32和第二开口33中的第一金属图案42和第二金属图案43可以具有各自在第一方向上延伸的第一边界表面52和第二边界表面(未示出),第七开口31中的第七金属图案41可以具有第七边界表面51,例如,在第一方向上延伸的接缝。在一些示例实施例中,第一边界表面52或第二边界表面的底部在第一方向上的第一高度H1可以大于第七边界表面51的底部在第一方向上的第六高度H6。
在一些示例实施例中,当在平面图中观看时,第七开口31可以具有其上部分凹陷的矩形形状,并且因此,可以在第三方向上具有小于第一宽度W1的第六宽度W6。因此,在其中没有形成空隙的情况下,第七开口31可以用第七金属图案41填充(例如,完全填充)。
在一些示例实施例中,第一金属图案42、第二金属图案43和第七金属图案41中的每一个可以具有平坦的上表面,第一金属图案42、第二金属图案43和第七金属图案41的上表面的第三高度H3可以小于绝缘夹层20的上表面的第四高度H4。
可替换地,第一金属图案42、第二金属图案43和第七金属图案41中的每一个可以具有平坦的上表面,然而,第一金属图案42、第二金属图案43和第七金属图案41的上表面的第三高度H3可以大于或等于绝缘夹层20的上表面的第四高度H4。
参照图15B,在一些示例实施例中,第七开口31的第二深度D2可以大于第一开口32和第二开口33的第一深度D1,因此,第七金属图案41的厚度可以大于第一金属图案42和第二金属图案43的厚度。
在一些示例实施例中,分别位于第一开口32、第二开口33和第七开口31中的第一金属图案42、第二金属图案43和第七金属图案41可以具有多种形状中的任何一种。第七金属图案41可以形成在在第二方向上延伸的第一金属图案42在第二方向上的中心部与在第三方向上延伸的第二金属图案43在第三方向上的端部彼此交汇的区域处。例如,当在平面图中观看时,第七金属图案41可以具有矩形形状,该矩形包括在第三方向上彼此相对的第一侧或第一边缘和第二侧或第二边缘。第二侧(其可以不接触第二金属图案43)可以不是直线,并且在一些实施例中可以是凹曲线。第七金属图案41的第一侧与第二侧之间的第六宽度W6可以等于或小于第一金属图案42和第二金属图案43中的每一个的第一宽度W1。
另外地,包括绝缘材料(例如,氧化硅)而不是金属的绝缘层可以形成在第一开口32、第二开口33和第七开口31中的至少一个中(例如,第七开口31中)。
参照图16和图17A,与图14和图15A的第七开口31一样,第八开口39可以形成在在第二方向上延伸的第一开口32在第二方向上的中心部与在第三方向上延伸的第二开口33在第三方向上的端部交汇的区域处,并且可以在平面图中具有位于上侧处的凹边缘。
另外地,绝缘夹层20可以包括朝向第八开口39的中心突出的至少一个突出部分28。例如,当在平面图中观看时,第八开口39可以具有在其至少一个角部中具有凹部的矩形形状。图16示出了两个凹部。在一些示例实施例中,该凹部可以由可以是椭圆形或部分椭圆形的凹曲线、边缘或弧段限定。凹曲线、边缘或弧段可以开始于与第一开口32相邻的点,并且可以延伸到与第二开口33相邻的点。
在一些示例实施例中,沿着限定凹部的凹曲线的最靠近第八开口39的中心的点到矩形的上侧处的凹边缘在第四方向或第五方向上的第七宽度W7可以等于或小于第一宽度W1。因此,第八开口39可以在其中没有空隙的情况下用第八金属图案45完全填充。
在一些示例实施例中,第一开口32和第二开口33(即,具有相对较大的宽度的开口)中的每一个的侧壁相对于衬底10的上表面的第一角θ1可以大于第八开口39(即,具有相对较小的宽度的开口)的侧壁相对于衬底10的上表面的第七角θ7。
在一些示例实施例中,分别位于第一开口32和第二开口33中的第一金属图案42和第二金属图案43可以具有各自在第一方向上延伸的第一边界表面52和第二边界表面,第八开口39中的第八金属图案45可以具有第八边界表面55,例如,在第一方向上延伸的接缝。在一些示例实施例中,第一边界表面52或第二边界表面的底部在第一方向上的第一高度H1可以大于第八边界表面55的底部在第一方向上的第七高度H7。
参照图17B,第八开口39的第二深度D2可以大于第一开口32和第二开口33的第一深度D1,并且因此,第八金属图案45的厚度可以大于第一金属图案42和第二金属图案43的厚度。
在一些示例实施例中,分别位于第一开口32、第二开口33和第八开口39中的第一金属图案42、第二金属图案43和第八金属图案45可以具有多种形状中的任何一种。第八金属图案45可以形成在在第二方向上延伸的第一金属图案42在第二方向上的中心部与在第三方向上延伸的第二金属图案43在第三方向上的端部交汇的区域处。第八金属图案45可以具有矩形形状,该矩形包括在平面图中在第三方向上彼此相对的第一边缘和第二边缘,然而,不接触第二金属图案43的第二边缘可以是凹曲线,而不是直线。另外地,凹部可以存在于矩形的第一边缘的相对端部处。第七宽度W7可以等于或小于第一宽度W1,第七宽度W7可以是矩形的第一侧的相对端部中的一个端部处的一个凹部与第二侧的凹部之间在第四方向或第五方向上的最小距离。
另外地,包括绝缘材料(例如,氧化硅)而不是金属的绝缘层可以形成在第一开口32、第二开口33和第八开口39中的至少一个中(例如,第八开口39中)。
可以经由镶嵌(damascene)工艺或操作形成参照图1至图17B描述的布线结构。可以通过一种或多种方法来制造包括参照图1至图17B描述的布线结构的垂直存储器装置,并且在下文中将描述制造垂直存储器装置的方法的一些示例实施例。
在下文的说明书中(不必在权利要求书中),与第一衬底的上表面实质上垂直的方向可以被定义为第一方向,与第一衬底的上表面实质上平行并且彼此交叉的两个方向可以分别被定义为第二方向和第三方向。在一些示例实施例中,第二方向和第三方向可以彼此实质上垂直。
图18和图19是示出根据一些示例实施例的垂直存储器装置的截面图。具体地,图18是沿着第二方向截取的截面图,图19是沿着第三方向截取的截面图。
参照图18和图19,垂直存储器装置可以包括第一衬底100上的下电路图案、下电路图案上的第二衬底250、沟道连接图案480、支撑层320、支撑图案322、第二衬底250上的牺牲层结构300和存储器单元、第二衬底250和下电路图案上的接触插塞542、543、544以及上电路图案。垂直存储器装置可以还包括分隔结构、第一绝缘夹层160、第二绝缘夹层230和第三绝缘夹层240、第四绝缘夹层图案260、第五绝缘夹层至第十三绝缘夹层350、360、440、560、580、600、620、640和660。
第一衬底100和第二衬底250中的每一个可以包括半导体材料(例如,硅、锗、硅锗等)或者III-V族化合物(例如GaP、GaAs、GaSb等)。在一些示例实施例中,第一衬底100和第二衬底250中的每一个可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。在一些示例实施例中,第二衬底250可以包括掺杂有n型杂质的多晶硅。
第一衬底100可以包括其上形成有绝缘图案110的场区域,以及其上不形成绝缘图案的有源区域105。绝缘图案110可以包括氧化物,例如氧化硅。
在一些示例实施例中,第一衬底100可以包括第一区域I、第二区域II和第三区域III。在下文中,第一衬底100的第一区域I、第二区域II和第三区域III中的每一个不仅可以指示第一衬底100的一部分,而且可以指示第一衬底100上方的区域或空间。
第一区域I可以是其中形成有存储器单元的单元阵列区域;第二区域II可以是其中形成有接触插塞的至少部分地围绕第一区域I的延伸区域或焊盘区域,接触插塞被配置为将电信号传送到存储器单元和电连接至接触插塞的一些上电路图案;并且第三区域III可以是***电路区域,其至少部分地围绕第二区域II,并且在第三区中III中形成有接触插塞,接触插塞被配置为将电信号传送到下电路图案和电连接至接触插塞的一些上电路图案。
第一区域I和第二区域II可以形成单元区域,并且因此***电路区域可以至少部分地围绕单元区域。图18示出了第一衬底100的第一区域I、第二区域II和第三区域III中的每一个的一部分。
在一些示例实施例中,垂直存储器装置可以具有***上单元(cell-overperiphery,COP)结构。即,下电路图案可以形成在第一衬底100上,存储器单元、接触插塞和上电路图案可以形成在下电路图案上方。存储器单元可以在第一衬底100的第一区域I中形成在第二衬底250上,接触插塞和上电路图案可以在第一衬底100的第二区域II中形成在第二衬底250上,或者在第一衬底100的第三区域III中形成在下电路图案上。
下电路图案可以包括晶体管、下接触插塞、下布线、下过孔等。在一些示例实施例中,可以形成第一衬底100的第一区域I中的第一晶体管和第一衬底100的第三区域III中第二晶体管,第一晶体管包括第一下栅极结构152和位于有源区域105的与第一下栅极结构152相邻的上部分处的第一杂质区域102,第二晶体管包括第二下栅极结构158和位于有源区域105的与第二下栅极结构158相邻的上部分处的第二杂质区域108。然而,本发明构思不限于此,下栅极结构和杂质区域可以形成在第一衬底100的第二区域II中以形成额外的晶体管。
第一下栅极结构152可以包括顺序地堆叠在第一衬底100上的第一下栅极绝缘图案122、第一下栅电极132和第一下栅极掩模142,第二下栅极结构158可以包括顺序地堆叠在第一衬底100上的第二下栅极绝缘图案128、第二下栅电极138和第二下栅极掩模148。
第一绝缘夹层160可以形成在第一衬底100上以覆盖第一晶体管和第二晶体管,第一下接触插塞172和第二下接触插塞178可以被形成为穿过第一绝缘夹层160以分别接触第一杂质区域102和第二杂质区域108。
下布线结构可以包括第一下布线至第六下布线182、188、202、208、222和228。第一下布线182和第二下布线188可以形成在第一绝缘夹层160上以分别接触第一下接触插塞172和第二下接触插塞178的上表面。第一下过孔192、第三下布线202、第三下过孔212和第五下布线222可以顺序地堆叠在第一下布线182上,第二下过孔198、第四下布线208、第四下过孔218和第六下布线228可以顺序地堆叠在第二下布线188上。
在一些示例实施例中,第一下布线至第六下布线182、188、202、208、222和228中的至少一个可以具有与参照图1至图17B所示的布线结构之一的结构实质上相同的结构,因此可以具有改善的电特性,而在其中没有空隙。
第一下接触插塞172和第二下接触插塞178、第一下过孔至第四下过孔192、198、212和218以及第一下布线至第六下布线182、188、202、208、222和228可以包括导电材料,例如,金属、金属氮化物、金属硅化物、掺杂的多晶硅等。
第二绝缘夹层230可以形成在第一绝缘夹层160上以覆盖第一四下布线至第四下布线182、188、202和208以及第一下过孔至第四下过孔192、198、212和218,以围绕第五下布线222和第六下布线228的侧壁。第三绝缘夹层240可以形成在第二绝缘夹层230以及第五下布线222和第六下布线228上。第一绝缘夹层160、第二绝缘夹层230和第三绝缘夹层240可以形成下绝缘夹层结构,并且在一些情况下,可以包括单个层,因为第一绝缘夹层160、第二绝缘夹层230和第三绝缘夹层240可以包括相同的材料(例如,氧化硅),并且可以彼此合并。
第二衬底250可以形成在第一衬底100的第一区域I和第二区域II中的第三绝缘夹层240上,第二衬底250的侧壁可以被第三绝缘夹层240上的第四绝缘夹层图案260覆盖。第四绝缘夹层图案260可以包括例如氧化硅的氧化物,因此,可以在一些情况下与第三绝缘夹层240合并。
存储器单元可以形成在第一衬底100的第一区域I和第二区域II中的第二衬底250上。存储器单元可以在第二方向和第三方向上布置以形成存储器单元阵列。存储器单元阵列可以包括在第三方向上布置的多个存储器单元块,多个存储器单元块可以通过在第二方向上延伸的分隔结构彼此间隔开。
分隔结构可以包括在第二衬底250上在第二方向上延伸的共源极图案(CSP)530和CSP 530的相对侧壁中的每一个上的第二间隔件520。可替换地,可以不形成CSP 530,分隔结构可以仅包括第二间隔件520。CSP 530可以包括金属、金属氮化物、金属硅化物等,第二间隔件520可以包括例如氧化硅的氧化物。
在一些示例实施例中,CSP 530和/或第二间隔件520可以具有与参照图14至图17B所示的布线结构之一的结构实质上相同的结构。
存储器单元块中的每一个可以包括其中的沟道块。沟道块可以包括各自具有在第二方向上布置的多个沟道410的多个沟道列。
存储器单元块中的每一个可以包括在第一方向上彼此间隔开的栅电极512、514和516、栅电极512、514和516中的相邻的栅电极之间的绝缘图案335、各自延伸穿过栅电极512、514和516以及绝缘图案335的柱结构、以及封盖图案430。
栅电极512、514和516可以形成在第一衬底100的第一区域I和第二区域II中,以在第一方向上彼此间隔开,栅电极512、514和516中的每一个可以在第一衬底100的第一区域I和第二区域II中在第二方向上延伸。栅电极512、514和516在第二方向上的延伸长度可以从最低水平朝向最高水平减小,并且因此,栅电极512、514和516可以具有阶梯形状。
栅电极512、514和516可以包括在第一方向上顺序地堆叠的第一栅电极512、第二栅电极514和第三栅电极516。第一栅电极512可以用作接地选择线(GSL),第二栅电极514可以用作字线,第三栅电极516可以用作串选择线(SSL)。
第一栅电极512、第二栅电极514和第三栅电极516中的每一个可以形成在一个水平或多个水平处。在一些示例实施例中,第一栅电极512可以形成在最低水平处,第三栅电极516可以形成在最高水平和自上方起第二水平处,第二电极514可以形成在第一栅电极512与第三栅电极516之间的多个水平处。
栅电极512、514和516中的每一个可以包括导电图案以及覆盖导电图案的下表面和上表面及侧壁的阻挡图案。导电图案可以包括具有低电阻的金属,例如,钨、钛、钽、铂等,阻挡图案可以包括金属氮化物,例如,氮化钛、氮化钽等。
具有阶梯形状的栅电极512、514和516的侧壁可以被第五绝缘夹层350覆盖,第六绝缘夹层至第十三绝缘夹层360、440、560、580、600、620、640和660可以顺序地堆叠在绝缘图案335中的最上面的一个绝缘图案335和第五绝缘夹层350上。第五绝缘夹层至第十三绝缘夹层350、360、440、560、580、600、620、640和660可以包括例如氧化硅的氧化物,并且可以彼此合并,或者在一些示例实施例中可以与第四绝缘夹层图案260合并。
栅电极512、514和516中的每一个的下表面和上表面及面对沟道410的侧壁可以被第二阻挡层500覆盖。第二阻挡层500可以包括金属氧化物(例如,氧化铝、氧化铪等),并且还可以覆盖绝缘图案335中的每一个的侧壁。
柱结构中的每一个可以包括电荷存储结构400、沟道410和填充图案420,封盖图案430可以形成在柱结构中的每一个上。
沟道410可以在第二衬底250上在第一方向上延伸,并且可以具有杯状形状。电荷存储结构400可以包括:上部分,其在第一方向上延伸以覆盖大部分沟道410的外侧壁;以及下部分,其覆盖第二衬底250上的沟道410的底部和下侧壁。填充图案420可以具有柱形状,以用于填充由具有杯状形状的沟道410形成的内部空间。
电荷存储结构400可以包括从沟道410的外侧壁在与第一衬底100的上表面实质上平行的水平方向上顺序地堆叠的隧道绝缘图案390、电荷存储图案380和第一阻挡图案370。
沟道410可以包括未掺杂的或掺杂的多晶硅或者单晶硅。第一阻挡图案370可以包括例如氧化硅的氧化物,电荷存储图案380可以包括例如氮化硅的氮化物,隧道绝缘图案390可以包括例如氧化硅的氧化物。填充图案420可以包括例如氧化硅的氧化物。
封盖图案430可以包括例如掺杂有杂质的多晶硅或单晶硅。封盖图案430可以延伸穿过绝缘图案335中的最上面的一个绝缘图案335的上部分和第六绝缘夹层360。
沟道连接图案480可以形成在第一衬底100的第一区域I中的第二衬底250上,以接触沟道410中的每一个的下外侧壁(即,电荷存储结构400的下部分与上部分之间的外侧壁),并且因此,包括在每个沟道块中的沟道410可以彼此连接。沟道连接图案480可以包括例如掺杂有n型杂质的多晶硅,并且可以在其中具有气隙490。
牺牲层结构300可以形成在第一衬底100的第二区域II中的第二衬底250上,并且可以包括在第一方向上顺序地堆叠的第一牺牲层270、第二牺牲层280和第三牺牲层290。第一牺牲层270、第二牺牲层280和第三牺牲层290可以分别包括氧化物(例如,氧化硅)、氮化物(例如,氮化硅)和氧化物(例如,氧化硅)。
在一些示例实施例中,沟道连接图案480可以填充可以通过去除牺牲层结构300的位于第一衬底100的第一区域I中的部分形成的第一间隙470(参照图26和图27),并且因此可以与牺牲层结构300形成同一水平处。
支撑层320可以形成在第一衬底100的第一区域I中的栅电极512、514和516下方的沟道连接图案480上。然而,支撑层320的一部分可以延伸穿过沟道连接图案480或牺牲层结构300以接触第二衬底250的上表面,其可以被称作支撑图案322。在一些示例实施例中,多个支撑图案322可以形成在第一衬底100的第一区域I和第二区域II中,并且可以具有各种布局。例如,多个支撑图案322可以在第二方向和第三方向上彼此间隔开,并且支撑图案322中的一些可以在第二方向或第三方向上延伸。
第一接触插塞542可以延伸穿过第五绝缘夹层350、第六绝缘夹层360和第七绝缘夹层440、绝缘图案335以及第二阻挡图案500,以接触第一衬底100的第二区域II中的第一栅电极512、第二栅电极514和第三栅电极516中对应的一个,第二接触插塞543可以延伸穿过第五绝缘夹层350、第六绝缘夹层360和第七绝缘夹层440、支撑层320以及牺牲层结构300,以接触第一衬底100的第二区域II中的第二衬底250的上表面,第三接触插塞544可以延伸穿过第五绝缘夹层350、第六绝缘夹层360和第七绝缘夹层440、牺牲层结构300、第四绝缘夹层图案260以及第三绝缘夹层240,以接触第一衬底100的第三区域III中的第六下布线228的上表面。
第三接触插塞544可以在第一方向上延伸,以将下电路图案与上电路图案电连接,因此可以被称为贯穿通孔(THV)。
上电路图案可以包括上接触插塞、上布线、上过孔等。
第一上接触插塞572、第二上接触插塞573、第三上接触插塞574和第五上接触插塞579可以延伸穿过第七绝缘夹层440上的第八绝缘夹层560、分隔结构以及第一接触插塞542、第二接触插塞543和第三接触插塞544,以分别接触第一接触插塞542、第二接触插塞543和第三接触插塞544以及CSP 530的上表面,并且第四上接触插塞578可以延伸穿过第七绝缘夹层440和第八绝缘夹层560,以接触封盖图案430的上表面。
上布线结构可以包括例如第一上布线至第十二上布线592、593、594、598、599、632、633、634、638、639、674、679。第一上布线至第五上布线592、593、594、598、599可以延伸穿过第八绝缘夹层560上的第九绝缘夹层580以及第一上接触插塞至第五上接触插塞572、573、574、578、579,以分别接触第一上接触插塞至第五上接触插塞572、573、574、578、579的上表面。
第一上过孔至第五上过孔612、613、614、618、619可以延伸穿过第九绝缘夹层580上的第十绝缘夹层600以及第一上布线至第五上布线592、593、594、598和599,以分别接触第一上布线至第五上布线592、593、594、598和599的上表面。
第六上布线至第十上布线632、633、634、638和639可以延伸穿过第十绝缘夹层600上的第十一绝缘夹层620以及第一上过孔至第五上过孔612、613、614、618和619,以分别接触第一上过孔至第五上过孔612、613、614、618和619的上表面。
第六上过孔654和第七上过孔659可以延伸穿过第十一绝缘夹层620上的第十二绝缘夹层640以及第六上布线至第十上布线632、633、634、638和639,以分别接触第六上布线至第十上布线632、633、634、638和639的上表面。
第十一上布线674和第十二上布线679可以延伸穿过第十二绝缘夹层640上的第十三绝缘夹层660以及第六上过孔654和第七上过孔659,以分别接触第六上过孔654和第七上过孔659的上表面。
在一些示例实施例中,第九上布线638可以在第三方向上延伸,多个第九上布线638可以在第二方向上彼此间隔开。第九上布线638可以用作垂直存储器装置的位线。
在一些示例实施例中,第一上布线至第十二上布线592、593、594、598、599、632、633、634、638、639、674、679中的至少一个可以具有与参照图1至图17所示的布线结构之一的结构实质上相同的结构,并且因此可以在其中不具有空隙的情况下具有改善的电特性。
图20至图32是示出根据一些示例实施例的制造垂直存储器装置的方法的截面图。具体地,图20至图24、图26、图28、图30和图32是沿着第二方向截取的截面图,图25、图27、图29和图31是沿着第三方向截取的截面图。
参照图20,可以在第一衬底100上形成下电路图案,可以在第一衬底100上顺序地形成第一绝缘夹层160、第二绝缘夹层230和第三绝缘夹层240以覆盖下电路图案。
可以通过浅沟槽绝缘(STI)工艺在第一衬底100上形成绝缘图案110,可以在第一衬底100中限定有源区域105。可以执行离子注入工艺以在有源区域105的上部分形成第一杂质区域102和第二杂质区域108。可以通过图案化工艺或镶嵌工艺来形成可以形成下电路图案的第一下栅极结构152和第二下栅极结构158、第一下接触插塞172和第二下接触插塞178、第一下过孔至第四下过孔192、198、212和218以及第一下布线至第六下布线182、188、202、208、222和228。具体地,可以通过如参照图1至图17B所示的镶嵌工艺来形成第一下布线至第六下布线182、188、202、208、222和228,并且因此避免在其中形成空隙,这可以提供改善的电特性。
可以在第一衬底100上形成第一绝缘夹层160,并且可以覆盖第一杂质区域102和第二杂质区域108以及第一下栅极结构152和第二下栅极结构158,以围绕第一下接触插塞172和第二下接触插塞178的侧壁。可以在第一绝缘夹层160上形成第二绝缘夹层230,并且可以覆盖第一下过孔至第四下过孔192、198、212和218以及第一下布线至第四下布线182、188、202和208,以围绕第五下布线222和第六下布线228的侧壁。可以在第五下布线222和第六下布线228上形成第三绝缘夹层240。
可以在第三绝缘夹层240上形成第二衬底250,可以在第三绝缘夹层240上形成第四绝缘夹层图案260以覆盖第二衬底250的侧壁。
第二衬底250可以形成在第三绝缘夹层240上,并且可以通过蚀刻工艺被图案化以仅保留在第一衬底100的第一区域I和第二区域II中。
可以通过在第三绝缘夹层240上形成第四绝缘夹层以覆盖第二衬底250并且对第四绝缘夹层进行平面化直到暴露出第二衬底250的上表面为止来形成第四绝缘夹层图案260。
参照图21,可以在第二衬底250和第四绝缘夹层图案260上形成牺牲层结构300,可以部分地去除牺牲层结构300以形成暴露出第二衬底250的上表面的第九开口310,并且可以在第二衬底250和第四绝缘夹层图案260上形成支撑层320,以至少部分地填充第九开口310。
牺牲层结构300可以包括顺序地堆叠的第一牺牲层270、第二牺牲层280和第三牺牲层290。
在一些示例实施例中,可以在第一衬底100的第一区域I和第二区域II中形成多个第九开口310,并且可以具有各种布局。例如,多个第九开口310可以被形成为在第二方向和第三方向上彼此间隔开,第九开口310中的一些可以在第二方向或第三方向上延伸。
支撑层320可以具有恒定厚度,因此可以在支撑层320的位于第九开口310中的部分上形成第一凹部。在下文中,支撑层320的位于第九开口310中的部分可以被称为支撑图案322。
可以将牺牲层结构300和支撑层320的位于第一衬底100的第三区域III中的部分图案化。
参照图22,可以在支撑层320、支撑图案322和第四绝缘夹层图案260上形成绝缘层330以填充第一凹部,并且可以将绝缘层330的上部分平面化。
可以在绝缘层330上交替且重复地堆叠第四牺牲层340和绝缘层330。因此,可以在支撑层320、支撑图案322和第四绝缘夹层图案260上形成包括在第一方向上交替且重复地堆叠的多个绝缘层330和多个第四牺牲层340的模制层。第四牺牲层340可以包括相对于绝缘层330具有蚀刻选择性的材料,例如,诸如氮化硅的氮化物。
参照图23,可以在绝缘层330中的最上面的一个绝缘层330上形成部分地覆盖该绝缘层330的光致抗蚀剂图案(未示出),可以使用光致抗蚀剂图案作为掩模图案来蚀刻绝缘层330中的最上面的一个绝缘层330以及位于该绝缘层330下方的第四牺牲层340中的最上面的一个牺牲层340。因此,可以暴露出绝缘层330中的直接位于第四牺牲层340中的最上面的一个牺牲层340下方的一个绝缘层330的一部分。在执行了用于以给定比率减小光致抗蚀剂图案的面积的修整工艺之后,可以执行蚀刻工艺,使得可以使用减小的光致抗蚀剂图案作为蚀刻掩模来蚀刻绝缘层330中的最上面的一个绝缘层330、第四牺牲层340中的最上面的一个牺牲层340、绝缘层330中的被暴露的一个绝缘层330和第四牺牲层340中的位于所述被暴露的一个绝缘层330下方的一个牺牲层340。
随着重复地执行修整工艺和蚀刻工艺,可以在第一衬底100的第一区域I和第二区域II中形成包括多个台阶层并且具有阶梯形状的模制件,所述多个台阶层可以包括顺序地堆叠的一个第四牺牲层340和一个绝缘层330。“台阶层”中的每一个可以被认为不仅包括暴露部分,而且包括其被更上面的台阶层覆盖的部分,并且因此可以指每个水平的第四牺牲层340的整个部分和绝缘层330的整个部分。台阶层的不被更上面的台阶层覆盖的暴露出的部分可以被称为“台阶”。在一些示例实施例中,可以在第一衬底100的第二区域II中在第二方向上和/或在第三方向上布置台阶。
当形成模制件时,可以暴露出第一衬底100的第三区域III中的第四绝缘夹层图案260。
参照图24,第五绝缘夹层350可以形成在模制件和第四绝缘夹层图案260上,并且可以被平面化直到暴露出绝缘层330中的最上面的一个绝缘层330的上表面为止。
可以在第五绝缘夹层350以及绝缘层330中的最上面的一个绝缘层330上形成第六绝缘夹层360,并且可以通过蚀刻工艺来蚀刻第六绝缘夹层360、模制件、支撑层320和牺牲层结构300,以形成穿过其中暴露出第一衬底100的第一区域I中的第二衬底250的上表面的沟道孔。
在一些示例实施例中,可以执行蚀刻工艺,直到暴露出第二衬底250的上表面为止,并且进一步,沟道孔可以延伸穿过第二衬底250的上部分。多个沟道孔可以被形成为在第二方向和第三方向中的每一个上彼此间隔开,多个沟道孔可以形成沟道孔阵列。
可以在沟道孔中形成电荷存储结构400、沟道410、填充图案420和焊盘430。
具体地,可以在沟道孔的侧壁、第二衬底250的被沟道孔暴露的上表面以及第六绝缘夹层360上形成电荷存储结构层和沟道层,并且可以在沟道层上形成填充层以填充沟道孔,可以将填充层、沟道层和电荷存储结构层平面化,直到暴露出第六绝缘夹层360的上表面为止。
通过平面化工艺,可以在沟道孔的侧壁和第二衬底250的上表面上顺序地堆叠电荷存储结构400和沟道410,填充图案420可以填充由沟道410形成的内部空间。
当沟道孔形成沟道孔阵列时,沟道孔中的沟道410也可以形成沟道阵列。
在一些示例实施例中,电荷存储结构400可以包括从沟道410的外侧壁在与第一衬底100的上表面实质上平行的水平方向上顺序地堆叠的隧道绝缘图案390、电荷存储图案380和第一阻挡图案370。
可以去除电荷存储结构400、沟道410和填充图案420的上部分以形成第二凹部,可以在第六绝缘夹层360上形成焊盘层以填充第二凹部,并且可以将其平面化直到暴露出第六绝缘夹层360的上表面以形成焊盘430为止。
参照图25,可以在第六绝缘夹层360和焊盘430上形成第七绝缘夹层440,并且第十开口450可以例如通过干蚀刻工艺被形成为穿过第一衬底100的第一区域I和第二区域II中的第六绝缘夹层360和第七绝缘夹层440以及模制件。
可以执行干蚀刻工艺直到第十开口450暴露出支撑层320或支撑图案322的上表面为止,并且进一步地,第十开口450可以延伸穿过支撑层320或支撑图案322的上部分。当形成第十开口450时,可以暴露出模制件中的绝缘层330和第四牺牲层340。
在一些示例实施例中,第十开口450可以在第一衬底100的第一区域I和第二区域II中在第二方向上延伸,可以在第三方向上形成多个第十开口450。当形成第十开口450时,绝缘层330可以被划分为各自在第二方向上延伸的多个绝缘图案335,第四牺牲层340可以被划分为各自在第二方向上延伸的多个第四牺牲图案345。
第一间隔件层可以形成在第十开口450的侧壁和第七绝缘夹层440的上表面上,并且可以被各向异性地蚀刻以在第十开口450的侧壁上形成第一间隔件460。因此,可以暴露出支撑层320和支撑图案322的一些部分。
可以去除支撑层320和支撑图案322的暴露出的部分以及牺牲层结构300的位于其下方的一部分以向下扩大第十开口450。因此,第十开口450可以暴露出第二衬底250的上表面,并且进一步延伸穿过第二衬底250的上部分。
在一些示例实施例中,第一间隔件460可以包括未掺杂的或掺杂的非晶硅或多晶硅。当部分地去除牺牲层结构300时,第十开口450的侧壁可以被第一间隔件460覆盖,因此可以不去除模制件中的绝缘图案335和第四牺牲图案345。
参照图26和图27,可以例如通过湿蚀刻工艺通过第十开口450来去除牺牲层结构300的位于第一衬底100的第一区域I中的部分,由此可以形成第一间隙470。
可以使用例如HF或H3PO4来执行湿蚀刻工艺。
当在第一衬底100的第一区域I中形成第一间隙470时,可以暴露出与第十开口450相邻的支撑层320的下部分和第二衬底250的上部分。另外地,可以通过第一间隙470暴露出电荷存储结构400的一部分的侧壁,也可以在湿蚀刻工艺期间去除电荷存储结构400的所述部分的暴露出的侧壁,以暴露出沟道410的一部分的外侧壁。因此,电荷存储结构400可以被划分为延伸穿过模制件以将大部分沟道410的外侧壁覆盖的上部分以及将第二衬底250上的沟道410的下部分的底部和外侧壁覆盖的下部分。
当通过湿蚀刻工艺形成第一间隙470时,可以不去除支撑层320和支撑图案322,因此,模制件不会掉落。
参照图28和图29,可以去除第一间隔件460,并且可以在第十开口450的侧壁上和第一间隙470中形成沟道连接层。可以通过例如回蚀工艺去除沟道连接层的位于第十开口450中的部分以在第一间隙470中形成沟道连接图案480。
当形成沟道连接图案480时,沟道410的位于沟道阵列中的沟道410可以彼此连接。可以在沟道连接图案480中形成气隙490。
参照图30和图31,可以去除被第十开口450暴露的第四牺牲图案345以在第一方向上相邻的绝缘图案335之间形成第二间隙,可以通过第二间隙部分地暴露出第一阻挡图案370的外侧壁。
在一些示例实施例中,可以通过使用例如H3PO4或H2SO4的湿蚀刻工艺来去除第四牺牲图案345。
可以在第一阻挡图案370的暴露出的外侧壁、第二间隙的内壁、绝缘图案335的表面、支撑层320的一部分的侧壁和下表面、支撑图案322的侧壁、沟道连接图案480的侧壁、第二衬底250的上表面以及第七绝缘夹层440的上表面上形成第二阻挡层500,并且可以在第二阻挡层500上形成栅电极层。
栅电极层可以包括顺序地堆叠的栅极阻挡层和栅极导电层。
可以部分地去除栅电极层以在第二间隙中的每一个中形成栅电极。在一些示例实施例中,可以通过湿蚀刻工艺部分地去除栅电极层。
在一些示例实施例中,栅电极可以在第二方向上延伸,多个栅电极可以在第一方向上堆叠。在一些示例实施例中,多个栅电极可以被形成为在第一方向上彼此间隔开。另外地,多个栅电极可以被形成为在第三方向上彼此间隔开。即,同一水平处的多个栅电极可以通过第十开口450在第三方向上彼此间隔开。栅电极可以包括在第一方向上顺序地堆叠的第一栅电极512、第二栅电极514和第三栅电极516。
可以在第十开口450的侧壁上形成第二间隔件520,并且共源极图案(CSP)530可以被形成为填充第十开口450。
可以通过以下工艺来形成第二间隔件520:在第二衬底250的被第十开口450暴露的上表面、第十开口450的侧壁和第七绝缘夹层440的上表面上形成第二间隔件层,以及各向异性地蚀刻第二间隔件层;并且可以通过以下工艺来形成CSP 530:在第二衬底250的被第十开口450暴露的上表面、第二间隔件520和第七绝缘夹层440上形成CSP层;以及将CSP层平面化,直到暴露出第七绝缘夹层440的上表面为止。
在一些示例实施例中,CSP 530可以在第二方向上延伸,CSP 530和其侧壁上的第二间隔件520可以在第三方向上划分第一栅电极512、第二栅电极514和第三栅电极516中的每一个。
参照图32,可以形成第一接触插塞542、第二接触插塞543和第三接触插塞544。第一接触插塞542可以延伸穿过第五绝缘夹层350、第六绝缘夹层360和第七绝缘夹层440、绝缘图案335以及第二阻挡层500,以接触第一衬底100的第二区域II中的第一栅电极512、第二栅电极514和第三栅电极516中的一个。第二接触插塞543可以延伸穿过第五绝缘夹层350、第六绝缘夹层360和第七绝缘夹层440、支撑层320以及牺牲层结构300,以接触第一衬底100的第二区域II中的第二衬底250的上表面。第三接触插塞544可以延伸穿过第五绝缘夹层350、第六绝缘夹层360和第七绝缘夹层440、第四绝缘夹层图案260以及第三绝缘夹层240,以接触第一衬底100的第三区域III中的第六下布线228的上表面。
参照图18和图19,第八绝缘夹层至第十三绝缘夹层560、580、600、620、640和660可以形成在第七绝缘夹层440、CSP 530以及第一接触插塞542、第二接触插塞543和第三接触插塞544上。第一上接触插塞至第五上接触插塞572、573、574、578和579、第一上布线至第十二上布线592、593、594、598、599、632、633、634、638、639、674、679以及第一上过孔至第七上过孔612、613、614、618、619、654、659(其可以延伸穿过第八绝缘夹层至第十三绝缘夹层560、580、600、620、640和660中的一些以分别电连接到第一接触插塞542、第二接触插塞543和第三接触插塞544中对应的一些、焊盘430以及CSP 530)可以被形成为完成垂直存储器装置的制造。
具体地,可以通过参照图1至图17B所示的镶嵌工艺来形成第一上布线至第十二上布线592、593、594、598、599、632、633、634、638、639、674、679,因此其可以具有改善的电特性并且其中没有空隙。
如上所述,尽管已经参照一些示例实施例描述了本发明构思,但是本领域技术人员将容易理解,在实质上不脱离本发明构思的新颖教导和优点的情况下,对各种示例实施例进行许多修改是可能的。

Claims (20)

1.一种布线结构,包括:
第一金属图案,其位于衬底上,所述第一金属图案在与所述衬底的上表面平行的第二方向上延伸,并且在与所述衬底的上表面平行且与所述第二方向垂直的第三方向上具有第一宽度;
第二金属图案,其在所述第三方向上延伸以与所述第一金属图案交叉,所述第二金属图案在所述第二方向上具有第二宽度;以及
第三金属图案,其在所述衬底上位于所述第一金属图案和所述第二金属图案彼此交叉的区域处,所述第三金属图案连接到所述第一金属图案和所述第二金属图案,并且在平面图中具有实质上矩形形状,所述第三金属图案在其每个角部中具有凹部,所述第三金属图案具有第三宽度,所述第三宽度被定义为所述第三金属图案在第四方向上的相对的凹部之间的最小距离,所述第四方向与所述衬底的上表面平行并且与所述第二方向和所述第三方向中的每一个成锐角,其中,所述第三宽度小于或等于所述第一宽度和所述第二宽度中更小的一个,
其中,所述第一金属图案在所述第一金属图案的在所述第三方向上的中心部处具有第一边界表面,所述第一边界表面在与所述衬底的上表面垂直的第一方向上延伸,并且所述第三金属图案在所述第三金属图案的在所述第四方向上的中心部处具有第三边界表面,所述第三边界表面在所述第一方向上延伸,并且
其中,所述第一边界表面的底部比所述第三边界表面的底部更远离所述衬底。
2.如权利要求1所述的布线结构,其中,所述第二金属图案在所述第二金属图案的在所述第二方向上的中心部处具有第二边界表面,所述第二边界表面在所述第一方向上延伸,并且
其中,所述第二边界表面的底部比所述第三边界表面的底部更远离所述衬底。
3.如权利要求1所述的布线结构,其中,所述第一宽度等于或小于所述第二宽度。
4.如权利要求1所述的布线结构,其中,所述第三金属图案的凹部各自被弧段限定。
5.如权利要求1所述的布线结构,其中,所述第一金属图案在所述第三方向上的侧壁相对于所述衬底的上表面的角大于所述第三金属图案的凹部中的每一个的侧壁相对于所述衬底的上表面的角。
6.如权利要求5所述的布线结构,其中,所述第二金属图案在所述第二方向上的侧壁相对于所述衬底的上表面的角大于所述第三金属图案的凹部中的每一个的侧壁相对于所述衬底的上表面的角。
7.如权利要求1所述的布线结构,还包括绝缘夹层,其覆盖所述衬底上的所述第一金属图案至所述第三金属图案的侧壁。
8.如权利要求7所述的布线结构,
其中,所述第一金属图案至所述第三金属图案的上表面高于所述绝缘夹层的上表面。
9.如权利要求1所述的布线结构,其中,所述第一金属图案至所述第三金属图案中的每一个的上表面实质上平坦。
10.如权利要求1所述的布线结构,其中,所述第一金属图案至所述第三金属图案包括相同的材料。
11.如权利要求10所述的布线结构,其中,所述第一金属图案至所述第三金属图案中的每一个包括钨、铝或铜。
12.一种布线结构,包括:
第一金属图案,其位于衬底上,所述第一金属图案在与所述衬底的上表面平行的第二方向上延伸,并且在第三方向上具有第一宽度,所述第三方向与所述衬底的上表面平行,并且与所述第二方向垂直;
第二金属图案,其在所述第三方向上延伸以与所述第一金属图案交叉,并且在所述第二方向上具有第二宽度;
第三金属图案,其在所述衬底上位于所述第一金属图案和所述第二金属图案彼此交叉的区域处,其中,所述第三金属图案连接到所述第一金属图案和所述第二金属图案,并且在平面图中具有实质上矩形形状;以及
绝缘间隔件,其位于所述衬底上,其中,所述绝缘间隔件在平面图中位于所述第三金属图案的中心部处,并且覆盖所述第三金属图案的侧壁,
其中,所述第三宽度小于或等于所述第一宽度和所述第二宽度中更小的一个,所述第三宽度被定义为所述第三金属图案的顶点与所述绝缘间隔件之间的最小距离。
13.如权利要求12所述的布线结构,其中,所述绝缘间隔件在平面图中具有圆形或椭圆形的形状。
14.如权利要求12所述的布线结构,还包括绝缘夹层,其覆盖所述衬底上的所述第一金属图案至所述第三金属图案的侧壁,
其中,所述绝缘间隔件包括与所述绝缘夹层的材料相同的材料,并且所述绝缘间隔件的上表面与所述绝缘夹层的上表面实质上共面。
15.如权利要求14所述的布线结构,其中,所述第一金属图案至所述第三金属图案中的每一个的上表面实质上平坦。
16.如权利要求15所述的布线结构,其中,所述第一金属图案至所述第三金属图案的上表面高于所述绝缘夹层的上表面。
17.如权利要求12所述的布线结构,其中,所述第一金属图案在所述第三方向上的侧壁相对于所述衬底的上表面具有第一角,并且所述第二金属图案在所述第二方向上的侧壁相对于所述衬底的上表面具有所述第一角,并且
其中,所述第三金属图案的接触所述绝缘间隔件的侧壁相对于所述衬底的上表面具有第二角,所述第二角小于所述第一角。
18.如权利要求12所述的布线结构,其中,每个金属图案在其中心部具有边界表面,每个边界表面在与所述衬底的上表面垂直的第一方向上延伸。
19.如权利要求18所述的布线结构,其中,所述第一金属图案和所述第二金属图案的边界表面中的每一个的底部比所述第三金属图案的边界表面的底部更远离所述衬底。
20.一种布线结构,包括:
第一金属图案,其位于衬底上,所述第一金属图案在与所述衬底的上表面平行的第二方向上延伸,并且在第三方向上具有第一宽度,所述第三方向与所述衬底的上表面平行并且与所述第二方向垂直;
第二金属图案,其在所述第三方向上延伸,并且在所述第二方向上具有所述第一宽度;以及
第三金属图案,其位于所述第一金属图案的端部与所述第二金属图案的端部交汇的区域处,所述第三金属图案连接到所述第一金属图案和所述第二金属图案,并且具有实质上三角形形状,
其中,第二宽度等于或小于所述第一宽度,所述第二宽度被定义为从所述第三金属图案的顶点到其在第四方向上的相对的边缘的最小距离,所述第四方向与所述衬底的上表面平行,并且与所述第二方向和所述第三方向中的每一个成锐角,
其中,每个金属图案在其中心部具有各自的边界表面,所述边界表面在与所述衬底的上表面垂直的第一方向上延伸,并且
其中,所述第一金属图案和所述第二金属图案的边界表面的底部比所述第三金属图案的边界表面的底部更远离所述衬底。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210092916A (ko) * 2020-01-17 2021-07-27 삼성전자주식회사 배선 구조물 및 이를 포함하는 수직형 메모리 장치
TWI746303B (zh) * 2020-12-07 2021-11-11 華邦電子股份有限公司 字元線布局及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5094973A (en) * 1987-11-23 1992-03-10 Texas Instrument Incorporated Trench pillar for wafer processing
WO2000070672A1 (de) * 1999-05-18 2000-11-23 Infineon Technologies Ag Ausgestaltung einer ecke einer in damaszener-technologie auf einem substrat hergestellten elektrischen leiterbahn aus insbesondere kupfer
JP2003037011A (ja) 2001-07-23 2003-02-07 Sumitomo Electric Ind Ltd 薄型配線体および配線形成方法
US7235424B2 (en) 2005-07-14 2007-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for enhanced CMP planarization using surrounded dummy design
DE102005059035B4 (de) * 2005-12-10 2007-11-08 X-Fab Semiconductor Foundries Ag Isolationsgrabenstrukturen für hohe Spannungen
JP5411436B2 (ja) 2008-03-04 2014-02-12 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 集積回路及びその製造方法
JP5527964B2 (ja) * 2008-12-15 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
WO2010095346A1 (ja) 2009-02-17 2010-08-26 パナソニック株式会社 半導体装置、基本セルおよび半導体集積回路装置
US8492901B2 (en) * 2009-11-06 2013-07-23 International Business Machines Corporation Metal oxide semiconductor (MOS)-compatible high-aspect ratio through-wafer vias and low-stress configuration thereof
KR20120047596A (ko) 2010-11-04 2012-05-14 삼성전자주식회사 반도체 소자의 배선 구조
US8369135B1 (en) 2010-12-03 2013-02-05 Magsil Corporation Memory circuit with crossover zones of reduced line width conductors
TWI476479B (zh) 2012-06-21 2015-03-11 Au Optronics Corp 扇出線路
US9590288B2 (en) 2013-04-09 2017-03-07 Taiyo Yuden Co., Ltd. Multilayer circuit substrate
US9391001B2 (en) * 2013-08-26 2016-07-12 Micron Technology, Inc. Semiconductor constructions
US10170439B1 (en) 2017-09-29 2019-01-01 Globalfoundries Inc. Chamfering for stress reduction on passivation layer
KR20210092916A (ko) * 2020-01-17 2021-07-27 삼성전자주식회사 배선 구조물 및 이를 포함하는 수직형 메모리 장치

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