CN113114152A - 基于薄膜ipd技术的功分电路、功分器以及电子设备 - Google Patents

Abstract

本申请公开了一种基于薄膜IPD技术的功分电路、功分器以及电子设备，通过采用集成无源器件工艺将第一功分组件、第二功分组件、输入端子、第一输出端子、第二输出端子、容性隔离组件以及阻性隔离组件集成于同一芯片上，第一功分组件的输入端和第二功分组件的输入端分别与输入端子连接，第一功分组件的输出端分别与第一输出端子、容性隔离组件的第一端以及阻性隔离组件的第一端连接，第二功分组件的输出端分别与第二输出端子、容性隔离组件的第二端以及阻性隔离组件的第二端连接连接，第一功分组件、第二功分组件、容性隔离组件和阻性隔离组件分别关于输入端子的中线对称，使功分电路的体积变小以及隔离效果提高。

Description

基于薄膜IPD技术的功分电路、功分器以及电子设备

技术领域

本申请属于功率分配技术领域，尤其涉及一种功分电路、功分器以及电子设备。

背景技术

功分器是将输入功率分成相等或不相等的几路能量并进行输出的器件，此时功分器起到的作用是功率分配；同时功分器也可以反过来将多路能量合成一路进行输出，此时功分器起到的作用是功率合成。功分器广泛应用于无线通信***中的射频模块，如天线的馈电网络、混频器或功率放大器等，功分器的性能好坏直接影响到整个***能量的分配、合成效率。加之现在的电子产品的发展趋势是小型化，因此功分器也需要进行小型化。然而传统的威尔金森结构的功分器在其小型化之后存在着隔离效果差和电压驻波比性能差问题，因此需要一种体积小且隔离效果好以及电压驻波比性能好的功分电路。

发明内容

本申请的目的在于提供一种功分电路，旨在解决传统的功分电路在体积变小后存在隔离效果差以及电压驻波比性能差的问题。

本申请实施例的第一方面提供了一种功分电路，包括采用集成无源器件工艺集成于同一芯片上的第一功分组件、第二功分组件、输入端子、第一输出端子、第二输出端子、容性隔离组件以及阻性隔离组件；

所述第一功分组件的输入端和所述第二功分组件的输入端分别与所述输入端子连接，所述第一功分组件的输出端分别与所述第一输出端子、所述容性隔离组件的第一端以及所述阻性隔离组件的第一端连接，所述第二功分组件的输出端分别与所述第二输出端子、所述容性隔离组件的第二端以及所述阻性隔离组件的第二端连接连接；

所述第一功分组件和所述第二功分组件对称布设在所述输入端子的中线两侧，所述容性隔离组件的中线和所述阻性隔离组件的中线均与所述输入端子的中线重合。

其中一实施例中，所述第一功分组件包括第一电容、第一电感以及第一接地端子；

所述第一电容的第一端与所述第一接地端子连接，所述第一电容的第二端与所述第一电感的第一端连接且连接至所述第一功分组件的输入端，所述第一电感的第二端连接至所述第一功分组件的输出端；

所述第二功分组件包括第二电容、第二电感以及第二接地端子；

所述第二电容的第一端与所述第二接地端子连接，所述第二电容的第二端与所述第二电感的第一端连接且连接至所述第二功分组件的输入端，所述第二电感的第二端连接至所述第二功分组件的输出端。

其中一实施例中，所述容性隔离组件包括对称设置的第三电容和第四电容；

所述第三电容的第一端连接至所述容性隔离组件的第一端，所述第三电容的第二端与所述第四电容的第一端连接，所述第四电容的第二端连接至所述容性隔离组件的第二端。

其中一实施例中，所述阻性隔离组件包括对称设置的第一电阻和第二电阻；

所述第一电阻的第一端连接至所述阻性隔离组件的第一端，所述第一电阻的第二端与所述第二电阻的第一端连接，所述第二电阻的第二端连接至所述阻性隔离组件的第二端。

其中一实施例中，所述第一电容和所述第二电容均为极板电容；所述第一电容的长度为40um至60um，所述第一电容的宽度为20um至30um；所述第二电容的长度为40um至60um，所述第二电容的宽度为20um至30um。

其中一实施例中，所述第一电感和所述第二电感为方形电感；所述第一电感长度为270um至320um，所述第一电感的宽度为270um至320um，所述第一电感的匝数为9匝；所述第二电感长度为270um至320um，所述第二电感的宽度为270um至320um，所述第二电感的匝数为9匝。

其中一实施例中，所述第三电容和所述第四电容均为极板电容；所述第三电容的长度为130um至150um，所述第三电容的宽度为18um至25um；所述第四电容的长度为130um至150um，所述第四电容的宽度为18um至25um。

其中一实施例中，所述第一电阻和所述第二电阻均为薄膜电阻；所述第一电阻的长度为40um至60um，所述第一电阻的宽度为18um至25um；所述第二电阻的长度为40um至60um，所述第二电阻的宽度为18um至25um。

本实施例第二方面提供了一种功分器，包括如第一方面任一项所述的功分电路。

本实施例第三方面提供了一种电子设备，包括如第一方面任一项所述的功分电路，所述功分电路的频率为2.7GHz至4.0GHz。

本发明实施例与现有技术相比存在的有益效果是：通过利用集成无源器件工艺将第一功分组件、第二功分组件、输入端子、第一输出端子、第二输出端子、容性隔离组件以及阻性隔离组件集成于同一芯片，使功分电路小型化，从而降低了功分电路所占的体积，并且提高了功分电路的电压驻波比性能；并且通过设置容性隔离组件和阻性隔离组件对功分电路的两个输出端进行隔离，从而提高了功分电路的隔离度。

附图说明

图1为本申请实施例提供的功分电路的示例原理框图；

图2为本申请实施例提供的功分电路的示例电路原理图；

图3为本申请的功分电路的频率—隔离度曲线；

图4为对比例的功分电路的频率—隔离度曲线；

图5为本申请的功分电路的频率—电压驻波比曲线；

图6为对比例的功分电路的频率—电压驻波比曲线；

图7为本申请的功分电路的频率—***损耗曲线。

具体实施方式

为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

请参阅图1，本申请实施例提供了一种功分电路，包括采用集成无源器件工艺集成于同一芯片上的第一功分组件100、第二功分组件200、输入端子500、第一输出端子600、第二输出端子700、容性隔离组件300以及阻性隔离组件400。

第一功分组件100的输入端和第二功分组件200的输入端分别与输入端子500连接，第一功分组件100的输出端分别与第一输出端子600、容性隔离组件300的第一端以及阻性隔离组件400的第一端连接，第二功分组件200的输出端分别与第二输出端子700、容性隔离组件300的第二端以及阻性隔离组件400的第二端连接连接。

第一功分组件100和所述第二功分组件200对称布设在输入端子500的中线两侧，容性隔离组件300的中线和阻性隔离组件400的中线均与输入端子的中线500重合。

在本实施例中，通过集成无源器件(Integrated Passive Devices，IPD)工艺将第一功分组件100、第二功分组件200、输入端子500、第一输出端子600、第二输出端子700、容性隔离组件300以及阻性隔离组件400集成于以砷化镓为基底的同一芯片，相对于传统的体积庞大的分立无源元件，使功分电路小型化，降低了功分电路所占的体积。同时，通过将第一功分组件100和所述第二功分组件200对称布设在输入端子500的中线两侧，容性隔离组件300的中线和阻性隔离组件400的中线均与输入端子的中线500重合，以使输入端子500到第一输出端子600和输入端子500到第二输出端子700的阻抗匹配，以提高功分电路的电压驻波比(Voltage Standing Wave Ratio，VSWR)性能。

另外，本实施例通过设置容性隔离组件300和阻性隔离组件400同时对功分电路的两个输出端进行隔离，提高了功分电路的隔离度(隔离度数值越大，则越好)和电压驻波比性能(电压驻波比数值越接近1，则电压驻波比性能越好)。图3示出了本实施例的功分电路的频率—隔离度曲线，图4示出了对比例——仅通过阻性隔离组件400进行隔离的功分电路的频率—隔离度曲线。对比例的功分电路与本实施例的功分电路的区别仅在于：对比例的功分电路相对于本实施例的功分电路来说少了容性隔离组件300。图3和图4中的S23曲线代表功分电路的第一输出端子600至第二输出端子700方向的频率与隔离度的对应关系，S32曲线代表功分电路的第二输出端子700至第一输出端子600方向的频率与隔离度的对应关系，其中S23曲线和S32曲线重合。

由图3和图4的数据可见，至少在输入频率范围2.7GHz至3.9GHz内，在频率相同的情况下，本实施例的功分电路的隔离度均大于对比例的隔离度，因此可知本实施例的功分电路的隔离度优于对比例的功分电路，从而提高了功分电路的隔离效果。

图5示出了本实施例的功分电路的频率—电压驻波比曲线，图6示出了对比例的频率—电压驻波比曲线。图5和图6中的VSWR1曲线代表功分电路中信号流向为输入端子500至输入端子500时测出的电压驻波比，VSWR2曲线代表功分电路中信号流向为第一输出端子600至第一输出端子600时测出的电压驻波比，VSWR3曲线代表功分电路中信号流向为第二输出端子700至第二输出端子700时测出的电压驻波比，其中VSWR2曲线和VSWR3曲线重叠。

由图5和图6的数据可见，至少在输入频率范围2.7GHz至4.0GHz内，在频率相同的情况下，本实施例的功分电路的信号流向为第一输出端子600至第一输出端子600和信号流向为第二输出端子700至第二输出端子700的驻波比均小于对比例的相应的驻波比，因此可知本实施例的功分电路的驻波比由于对比例的功分电路。

因此本实施例的功分电路具备体积小且电压驻波比性能好以及隔离度好的优点。

应当注意的是，上述对比例的功分电路结构为本申请为了说明本实施例的功分电路的有益效果而列举的，不能据此认定对比例的功分电路结构为现有技术。

其中，第一功分组件100和第二功分组件200关于输入端子500的中线对称设置，指的是第一功分组件100包括的电子元器件以及传输线均与第二功分组件200包括的电子元器件以及传输线相应对称。输入端子500为焊盘，且左右对称的，输入端子500可以为圆形焊盘，长方形焊盘或正方形焊盘等，在此不对其具体形状加以限制。第一输出端子600和第二输出端子700均为焊盘，第一输出端子600和第二输出端子700均可以为圆形焊盘，长方形焊盘或正方形焊盘等，在此不对其具体形状加以限制。

其中，当第一输出端子600和第二输出端子700用于输入功率，且输入端子500作为功率输出时，功分电路起到的作用是功率合成；当输入端子500用于功率输入，且第一输出端子600和第二输出端子700用于输出功率时，功分电路起到的作用是功率分配。

请参阅图2，其中一实施例中，第一功分组件100包括第一电容C1、第一电感L1以及第一接地端子B1。

第一电容C1的第一端与第一接地端子B1连接，第一电容C1的第二端与第一电感L1的第一端连接且连接至第一功分组件100的输入端，第一电感L1的第二端连接至第一功分组件100的输出端。

第二功分组件200包括第二电容C2、第二电感L2以及第二接地端子B2。

第二电容C2的第一端与第二接地端子B2连接，第二电容C2的第二端与第二电感L2的第一端连接且连接至第二功分组件200的输入端，第二电感L2的第二端连接至第二功分组件200的输出端。

在本实施例中，第一电容C1、第一电感L1以及第一接线端子分别与第二电容C2、第二电感L2以及第二接线端子对称设置，通过电感和电容的组合使用以使第一功分组件100和第二功分组件200的阻抗匹配，提高了功分电路的电压驻波比性能，而且相对于传统的通过导线的阻抗值进行阻抗匹配，能够有效减小功分电路的体积，使功分电路小型化。

其中，第一电容C1和第二电容C2的尺寸参数和电容量参数均相同，第一电感L1和第二电感L2的尺寸参数和电感值参数均相同。

请参阅图2，其中一实施例中，容性隔离组件300包括对称设置的第三电容C3和第四电容C4。

第三电容C3的第一端连接至容性隔离组件300的第一端，第三电容C3的第二端与第四电容C4的第一端连接，第四电容C4的第二端连接至容性隔离组件300的第二端。

在本实施例中，第三电容C3与第四电容C4对称设置，使输入端子500到第一输出端子600和输入端子500到第二输出端子700的阻抗匹配，提高了功分电路的电压驻波比性能。

其中，第三电容C3和第四电容C4的尺寸参数和电容值参数均相同。

请参阅图2，其中一实施例中，阻性隔离组件400包括对称设置的第一电阻R1和第二电阻R2。

第一电阻R1的第一端连接至阻性隔离组件400的第一端，第一电阻R1的第二端与第二电阻R2的第一端连接，第二电阻R2的第二端连接至阻性隔离组件400的第二端。

在本实施例中，第一电阻R1与第二电阻R2对称设置，使输入端子500到第一输出端子600和输入端子500到第二输出端子700的阻抗匹配，提高了功分电路的电压驻波比性能。

其中，第一电阻R1和第二电阻R2的尺寸参数和电阻值参数均相同。

下面结合工作原理对图2所示的功分电路进行说明，外部的输入功率通过输入端子500/RF1进行输入功分电路的内部。因为第一电容C1、第一电感L1、第一输出端子600/RF2、第三电容C3、第一电阻R1以及它们相互之间的连接线的阻抗与第二电容C2、第二电感L2、第二输出端子700/RF3、第四电容C4、第二电容C2以及它们之间的连接线的阻抗，使输入功率一分为二成第一输出功率和第二输出功率。第一输出功率和第二输出功率在第一电阻R1和第二电阻R2的支路和第三电容C3和第四电容C4的支路进行隔离后，分别通过第一输出端子600/RF2和第二输出端子700/RF3进行输出。

其中，图3、图5以及图7是基于图2所示的功分电路的电路原理图进行仿真得到的数据。

图7示出了本实施例的功分电路的频率—***损耗曲线，其中图7中的S21曲线表示信号流向为输入电阻至第一输出端子600的***损耗，S31曲线表示信号流向为输入电阻至第二输出端子700的***损耗，S21曲线和S31曲线重叠。

由图3、图5以及图7可知，图2所示的功分电路在频率范围内为2.7至4.0GHz，其***损耗均低于3.4dB，其电压驻波比均低于1.4，其隔离度均大于15dB，本实施例的***损耗、电压驻波比和隔离度均优于传统的功分电路；而且S23曲线和S32曲线重合、VSWR2曲线和VSWR3曲线重叠以及S21曲线和S31曲线重叠，说明本实施例的功分电路的功率均分一致性好，功率均分一致性好是指第一输出端子600/RF2和第二输出端子700/RF3输出的功率偏差小。

其中一实施例中，第一电容C1和第二电容C2均为极板电容；第一电容C1的长度为40um至60um，第一电容C1的宽度为20um至30um；第二电容C2的长度为40um至60um，第二电容C2的宽度为20um至30um。

在本实施例中，通过将第一电容C1和第二电容C2设为极板电容，第一电容C1和第二电容C2的长度均设为40um至60um、宽度均设为20um至30um，使功分电路在满足低***损耗、电压驻波比低以及隔离度低的前提下更小型化。

其中一实施例中，第一电感L1和第二电感L2为方形电感；第一电感L1长度为270um至320um，第一电感L1的宽度为270um至320um，第一电感L1的匝数为9匝；第二电感L2长度为270um至320um，第二电感L2的宽度为270um至320um，第二电感L2的匝数为9匝。

在本实施例中，通过将第一电感L1和第二电感L2设为方形电感，第一电感L1和第二电感L2的长度均设为270um至320um、宽度均设为270um至320um，使功分电路在满足低***损耗、电压驻波比低以及隔离度低的前提下更小型化。

其中一实施例中，第三电容C3和第四电容C4均为极板电容；第三电容C3的长度为130um至150um，第三电容C3的宽度为18um至25um；第四电容C4的长度为130um至150um，第四电容C4的宽度为18um至25um。

在本实施例中，通过将第三电容C3和第四电容C4设为极板电容，第三电容C3和第四电容C4的长度均设为130um至150um、宽度均设为18um至25um，使功分电路在满足低***损耗、电压驻波比低以及隔离度低的前提下更小型化。

其中一实施例中，第一电阻R1和第二电阻R2均为薄膜电阻；第一电阻R1的长度为40um至60um，第一电阻R1的宽度为18um至25um；第二电阻R2的长度为40um至60um，第二电阻R2的宽度为18um至25um。

在本实施例中，通过将第一电阻R1和第二电阻R2设为薄膜电阻，第一电阻R1和第二电阻R2的长度均设为40um至60um、宽度均设为18um至25um，使功分电路在满足低***损耗、电压驻波比低以及隔离度低的前提下更小型化。

在其中一实施例中，通过将第一电容C1和第二电容C2的长度均设为40um至60um、宽度均设为20um至30um，第三电容C3和第四电容C4的长度均设为130um至150um、宽度均设为18um至25um，第一电感L1和第二电感L2的长度均设为270um至320um、宽度均设为270um至320um，以及第一电阻R1和第二电阻R2的长度均设为40um至60um、宽度均设为18um至25um，使集成了本实施例的使用频率范围为2.7至4.0GHz的功分电路的芯片后的尺寸达到了1.1mm×1.05mm×1mm，实现了功分电路的集成小型化。

本申请实施例还提供了一种功分器，包括如上列任一实施例的功分电路，因为本实施例的功分器包括上列任一实施例的功分电路，因此本实施例的功分电路至少包含上列任一实施例的功分电路所对应的有益效果。

本申请实施例还提供了一种电子设备，包括如上列任一实施例的功分电路，因为本实施例的电子设备包括上列任一实施例的功分电路，因此本实施例的电子设备至少包含上列任一实施例的功分电路所对应的有益效果。

其中一实施例中，功分电路的频率为2.7GHz至4.0GHz。

以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种功分电路，其特征在于，包括采用集成无源器件工艺集成于同一芯片上的第一功分组件、第二功分组件、输入端子、第一输出端子、第二输出端子、容性隔离组件以及阻性隔离组件；

所述第一功分组件的输入端和所述第二功分组件的输入端分别与所述输入端子连接，所述第一功分组件的输出端分别与所述第一输出端子、所述容性隔离组件的第一端以及所述阻性隔离组件的第一端连接，所述第二功分组件的输出端分别与所述第二输出端子、所述容性隔离组件的第二端以及所述阻性隔离组件的第二端连接连接；

所述第一功分组件和所述第二功分组件对称布设在所述输入端子的中线两侧，所述容性隔离组件的中线和所述阻性隔离组件的中线均与所述输入端子的中线重合。

2.如权利要求1所述的功分电路，其特征在于，所述第一功分组件包括第一电容、第一电感以及第一接地端子；

所述第一电容的第一端与所述第一接地端子连接，所述第一电容的第二端与所述第一电感的第一端连接且连接至所述第一功分组件的输入端，所述第一电感的第二端连接至所述第一功分组件的输出端；

所述第二功分组件包括第二电容、第二电感以及第二接地端子；

所述第二电容的第一端与所述第二接地端子连接，所述第二电容的第二端与所述第二电感的第一端连接且连接至所述第二功分组件的输入端，所述第二电感的第二端连接至所述第二功分组件的输出端。

3.如权利要求1所述的功分电路，其特征在于，所述容性隔离组件包括对称设置的第三电容和第四电容；

所述第三电容的第一端连接至所述容性隔离组件的第一端，所述第三电容的第二端与所述第四电容的第一端连接，所述第四电容的第二端连接至所述容性隔离组件的第二端。

4.如权利要求1所述的功分电路，其特征在于，所述阻性隔离组件包括对称设置的第一电阻和第二电阻；

所述第一电阻的第一端连接至所述阻性隔离组件的第一端，所述第一电阻的第二端与所述第二电阻的第一端连接，所述第二电阻的第二端连接至所述阻性隔离组件的第二端。

5.如权利要求2所述的功分电路，其特征在于，所述第一电容和所述第二电容均为极板电容；所述第一电容的长度为40um至60um，所述第一电容的宽度为20um至30um；所述第二电容的长度为40um至60um，所述第二电容的宽度为20um至30um。

6.如权利要求2所述的功分电路，其特征在于，所述第一电感和所述第二电感为方形电感；所述第一电感长度为270um至320um，所述第一电感的宽度为270um至320um，所述第一电感的匝数为9匝；所述第二电感长度为270um至320um，所述第二电感的宽度为270um至320um，所述第二电感的匝数为9匝。

7.如权利要求3所述的功分电路，其特征在于，所述第三电容和所述第四电容均为极板电容；所述第三电容的长度为130um至150um，所述第三电容的宽度为18um至25um；所述第四电容的长度为130um至150um，所述第四电容的宽度为18um至25um。

8.如权利要求4所述的功分电路，其特征在于，所述第一电阻和所述第二电阻均为薄膜电阻；所述第一电阻的长度为40um至60um，所述第一电阻的宽度为18um至25um；所述第二电阻的长度为40um至60um，所述第二电阻的宽度为18um至25um。

9.一种功分器，其特征在于，包括如权利要求1至8任一项所述的功分电路。

10.一种电子设备，其特征在于，包括如权利要求1至8任一项所述的功分电路，所述功分电路的频率为2.7GHz至4.0GHz。

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