CN113113464B - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法，该半导体器件包括：第一导电类型半导体层；若干第一半导体区域，第一半导体区域是第二导电类型，设置在第一导电类型半导体层内，若干第一半导体区域在第一方向上延伸；若干第二半导体区域，第二半导体区域是第二导电类型，在第二方向延伸，设置在第一导电类型半导体层内且位于相邻的两个第一半导体区域之间，与相邻的两个第一半导体区域接触。本发明实施例提供的半导体器件，结场效应区和第二半导体区域的宽度可以调节，可以通过减小结场效应区的宽度来减小半导体器件的晶胞尺寸。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及晶体管结构领域，具体涉及一种半导体器件及其制造方法。
背景技术
对于半导体器件，一个潜在的问题是在器件的结场效应(JFET)区的栅极氧化物处的高电场的存在。JFET区通常是可包括N型掺杂剂的N型漂移区的活性部分，并位于两个P型阱之间。JFET区可以指的是与通过施加栅极电压来达到P型阱的表面的沟道区接触的区。JFET区与N+源极区、沟道区、N型漂移区、衬底和漏极电极一起构成电子的传导路径。在高偏置电压被施加到漏极(接近于操作最大值)且栅极被保持接近地电位的操作条件下，JFET区之上的栅极氧化物存在高电场，此时，界面材料和栅极氧化物中的瑕疵可能导致栅极氧化物故障，热载流子也可能被注入栅极氧化物中。
一般地，如图7所示，为了减小半导体器件结场效应区的栅极氧化物处的高电场，常采用在结场效应区中间引入一个P+区。但采用这种方法减小半导体器件结场效应区的栅极氧化物处的高电场，使得晶胞尺寸很大，因为P+区本身需要占用结场效应区的一部分空间，且是在结场效应区的中间被引入，P+区与临近的P+阱区之间存在间隙。为了进一步降低器件的导通电阻，在沟道迁移率保持不变的情况下，需要尽量增加单位面积内的沟道密度，即降低晶胞尺寸。但上述结构难以减小晶胞尺寸。
发明内容
有鉴于此，为了克服现有技术中的不足，本发明提出了一种半导体器件及其制造方法。
根据第一方面，本发明实施例提供了一种半导体器件，包括：第一导电类型半导体层；若干第一半导体区域，第一半导体区域是第二导电类型，设置在第一导电类型半导体层内，若干第一半导体区域在第一方向上延伸；若干第二半导体区域，第二半导体区域是第二导电类型，在第二方向延伸，设置在第一导电类型半导体层内且位于相邻的两个第一半导体区域之间，与相邻的两个第一半导体区域接触。
可选地，第一半导体区域的掺杂浓度为1＊1015cm－3－1＊1018cm－3。
可选地，第二半导体区域的掺杂浓度为5＊1016cm－3－5＊1020cm－3。
可选地，第二半导体区域的长度小于2μm。
可选地，第一导电类型半导体层由宽禁带半导体制成。
可选地，宽禁带半导体的材料为碳化硅。
可选地，半导体器件包括：MOSFET、绝缘栅双极型晶体管、金属氧化物半导体控制的晶闸管。
根据第二方面，本发明实施例提供了一种制造半导体器件的方法，包括：形成第一导电类型半导体层；在第一导电类型半导体层内形成若干第一半导体区域，第一半导体区域是第二导电类型，若干第一导电类型半导体区域在第一方向上延伸；在第一导电类型半导体层内形成若干第二半导体区域，第二半导体区域是第二导电类型，在第二方向上延伸，位于相邻的两个第一半导体区域之间，与相邻的两个第一半导体区域接触。
可选地，在第一导电类型半导体层内形成若干第一半导体区域，包括：通过离子注入的方法在第一导电类型半导体层内形成若干第一半导体区域，其中第一半导体区域是第二导电类型，若干第一导电类型半导体区域在第一方向上延伸。
可选地，在第一导电类型半导体层内形成若干第一半导体区域，包括：通过倾斜离子注入的方法在第一导电类型半导体层内形成若干第一半导体区域，其中，第一半导体区域是第二导电类型，若干第一导电类型半导体区域在第一方向上延伸。
可选地，在第一导电类型半导体层内形成若干第二半导体区域，包括：通过离子注入的方法在第一导电类型半导体层内形成若干第二半导体区域，其中，第二半导体区域是第二导电类型，在第二方向上延伸，位于相邻的两个第一半导体区域之间，与相邻的两个第一半导体区域接触。
可选地，形成第一导电类型半导体层，包括：采用宽禁带半导体形成第一导电类型半导体层。
本发明实施例提供的半导体器件及其制造方法，相比现有技术中在结场效应区的中间引入一个P+区，P+区沿第二方向延伸，本发明实施例提供的半导体器件及其制造方法，是在结场效应区的第二方向上间隔设置多个第二半导体区域，形成在第二方向上的阻挡层，其与现有技术中的P+区可以达到相同的效果，也即阻挡从漏极侧至栅极侧，栅极氧化物处的电场，从而减小半导体器件结场效应区的栅极氧化物处的高电场；且第二半导体区域沿第一方向延伸，与第一半导体区域接触，从而不用考虑第一半导体与第二半导体的连接工艺；同时，由于每个第二半导体区域与第一半导体区域接触，第二半导体区域与临近的第一半导体区域之间没有间隙，从而结场效应区和第二半导体区域的宽度可以调节，可以通过减小结场效应区的宽度来减小半导体器件的晶胞尺寸。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本发明实施例半导体器件结构俯视图；
图2示出了本发明实施例半导体器件结构截面图；
图3示出了本发明实施例半导体器件结构另一截面图；
图4示出了本发明实施例MOSFET结构截面图；
图5示出了本发明实施例IGBT结构截面图；
图6示出了本发明实施例制造半导体器件方法流程图；
图7为现有技术中半导体器件的结构截面示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明可以以许多不同的形式实施，而不应该被理解为限于在此阐述的实施例。相反，提供这些实施例，使得本公开将是彻底和完整的，并且将把本发明的构思充分传达给本领域技术人员，本发明将仅由权利要求来限定。在附图中，为了清晰起见，会夸大层和区域的尺寸和相对尺寸。
将理解，当元件(例如层、区或衬底)被称为“在”另一元件“上”或延伸“到”另一元件“上”时，它可直接在另一元件上或直接延伸到另一元件上，或中间元件也可存在。相反，当元件被称为“直接在”另一元件“上”或“直接”延伸“到”另一元件“上”时，没有中间元件存在。同样，将理解，当元件(例如层、区或衬底)被称为“在”另一元件“之上”或“在”另一元件“之上”延伸时，它可直接在另一元件之上或直接在另一元件之上延伸，或中间元件也可存在。相反，当元件被称为“直接在”另一元件“之上”或“直接”在另一元件“之上”延伸时，没有中间元件存在。也将理解，当元件被称为“连接”或“耦合”到另一元件时，它可直接连接或耦合到另一元件，或中间元件也可存在。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，没有中间元件存在。
相对术语(例如“在…之下”或“在…之上”或者“上部”或“下部”或者“水平”或“垂直”)可在本文中用于描述如在图中图示的一个元件、层或区与另一元件、层或区的关系。将理解，除了在图中描绘的取向以外，这些术语和上面讨论的那些术语还意在包括器件的不同取向。
由于存在对半导体器件在栅极氧化物界面处的减小电场以及减小晶胞尺寸的需要，本发明实施例提供了一种半导体器件，其具有新结构以便减小在栅极氧化物界面处的电场并可以减小晶胞尺寸。如图1－3所示，该半导体器件包括：第一导电类型半导体层1；若干第一半导体区域7，第一半导体区域7是第二导电类型，设置在第一导电类型半导体层1内，若干第一半导体区域7在第一方向上延伸；若干第二半导体区域2，第二半导体区域2是第二导电类型，在第二方向延伸，第二方向与第一方向垂直，设置在第一导电类型半导体层1内且位于相邻的两个第一半导体区域7之间，与相邻的两个第一半导体区域7接触。
具体的，半导体器件具有栅极、源极和漏极，并包括第二导电类型的第一外廷层4、在第一外延层上的第一导电类型的第二外廷层5以及邻近晶体管器件的第一表面的栅极氧化物3。半导体器件还包括从第一外廷层向下延伸到半导体器件的第一导电类型半导体层1内到一深度的第二导电类型的阱区6，第二导电类型的阱区6与栅极氧化物3接触面上的第二导电类型的阱区薄层为第一半导体区域7、邻近第二导电类型的阱区6的JFET区和在阱区之下的第一导电类型半导体层1，在第一导电类型半导体层下的衬底。
在JFET区引入的若干第二半导体区域2设置在相邻的两个第一半导体区域7之间，且设置在JFET区靠近栅极氧化物3的一侧。第一半导体区域7在第一方向上延伸，第二半导体区域2在第二方向延伸且与第一半导体区域7接触，若干第二半导体区域2沿第一方向间隔设置。
本发明实施例提供的半导体器件，相比现有技术中在结场效应区的中间引入一个P+区，P+区沿第二方向延伸，本发明实施例提供的半导体器件，是在结场效应区的第二方向上间隔设置多个第二半导体区域，形成在第二方向上的阻挡层，其与现有技术中的P+区可以达到相同的效果，也即阻挡从漏极侧至栅极侧，栅极氧化物处的电场，从而减小半导体器件结场效应区的栅极氧化物处的高电场；且第二半导体区域沿第一方向延伸，与第一半导体区域接触，从而不用考虑第一半导体与第二半导体的连接工艺；同时，由于每个第二半导体区域与第一半导体区域接触，第二半导体区域与临近的第一半导体区域之间没有间隙，从而结场效应区的宽度和第二半导体区域可以调节，可以通过减小结场效应区的宽度来减小半导体器件的晶胞尺寸。
在可选的实施例中，第一导电类型可以为N型，第二导电类型可以为P型。JFET区一般是可包括N型掺杂剂的N型漂移区区的活性部分并位于两个P型阱(例如第二导电类型的阱区6)之间。JFET区一般可以指的是与通过施加栅极电压来达到P型阱的表面沟道区(即第一半导体区域7)接触的区。JFET区与源极区、N型漂移区、第一导电类型区1和漏极电极一起构成电子的传导路径。可通过外延生长或通过离子注入来提供JFET区。在一些实施例中，JFET区可具有范围从0.5微米到1.5微米的厚度。JFET区的宽度在0.5微米－1微米之间，在JFET区内引入的第二半导体区域2的厚度可以比第一半导体区域7的厚度小，这可以减轻电注扩展电阻。
在可选的实施例中，第二半导体区域的长度优选为小于2微米之间。
在可选的实施例中，第一半导体区域7的掺杂浓度为1＊1015cm－3－5＊1017cm－3。第一半导体区域的掺杂浓度为低掺杂，可以在第一半导体区域形成沟道。
在可选的实施例中，第二半导体区域2的掺杂浓度为5＊1016cm－3－5＊1020cm－3。第二导电类型区域的掺杂浓度为高掺杂，可以防止从漏极侧至栅极侧的大电场使第二导电类型区域击穿。
在可选的实施例中，第一导电类型半导体层1由宽禁带半导体制成。具体的，第一导电类型半导体层为漂移区。优选的，宽禁带半导体的材料为碳化硅。
在可选的实施例中，如图4所示，半导体器件可以为MOSFET器件，甚至更优选的是碳化硅MOSFET器件。如图5所示，半导体器件可以是绝缘栅双极型晶体管(IGBT)。当然，晶体管器件也可以是具有晶体管(例如MOSFET、双差分场效应晶体管、沟槽栅金属氧化物半导体场效应晶体管、绝缘栅双极型晶体管(IGBT)或金属氧化物半导体控制的晶闸管的任何类型的器件。
本发明实施例还提供了一种制造半导体器件的方法，如图6所示，包括：
S101.形成第一导电类型半导体层；具体的，可通过已知的手段形成第一导电类型半导体层。
S102.在第一导电类型半导体层内形成若干第一半导体区域，第一半导体区域是第二导电类型，若干第一导电类型半导体区域在第一方向上延伸；具体的，形成第一导电类型半导体层之后，还包括：在第一导电类型半导体层上形成至少两个第二导电类型的阱区；提供第一外延层使得第一外延层覆盖至少一部分阱区；提供在第一外延层上的第二外延层；提供在第二外延层一部分之上的栅极氧化物；在第二导电类型的阱区与栅极氧化物的界面处形成第一半导体区域，若干第一半导体区域主要通过离子注入来形成。
S103.在第一导电类型半导体层内形成若干第二半导体区域，第二半导体区域是第二导电类型，在第二方向上延伸，第二方向与第一方向垂直，位于相邻的两个第一半导体区域之间，与相邻的两个第一半导体区域接触。具体的，若干第二半导体区域主要通过离子注入来形成。
本发明实施例提供的制造半导体器件的方法，相比现有技术中在结场效应区的中间引入一个P+区，P+区沿第二方向延伸，本发明实施例提供的制造半导体器件的方法，是在结场效应区的第二方向上间隔设置多个第二半导体区域，形成在第二方向上的阻挡层，其与现有技术中的P+区可以达到相同的效果，也即阻挡从漏极侧至栅极侧，栅极氧化物处的电场，从而减小半导体器件结场效应区的栅极氧化物处的高电场；且第二半导体区域沿第一方向延伸，与第一半导体区域接触，从而不用考虑第一半导体与第二半导体的连接工艺；同时，由于每个第二半导体区域与第一半导体区域接触，第二半导体区域与临近的第一半导体区域之间没有间隙，从而结场效应区的宽度和第二半导体区域可以调节，可以通过减小结场效应区的宽度来减小半导体器件的晶胞尺寸。
在可选的实施例中，在第一导电类型半导体层内形成若干第一半导体区域，包括：通过离子注入的方法在第一导电类型半导体层内形成若干第一半导体区域，第一半导体区域是第二导电类型，若干第一导电类型半导体区域在第一方向上延伸。离子注入是一种成熟的工艺，通过离子注入的方法在第一导电类型半导体层内形成若干第一半导体区域，工艺简单，且可以精确控制第一半导体区域的掺杂浓度。
在可选的实施例中，在第一导电类型半导体层内形成若干第一半导体区域，包括：通过倾斜离子注入的方法在第一导电类型半导体层内形成若干第一半导体区域，第一半导体区域是第二导电类型，若干第一导电类型半导体区域在第一方向上延伸。例如，对于碳化硅衬底，倾斜角度可以为小于13°。通过倾斜离子注入的方法在在第一导电类型半导体层内形成若干第一半导体区域，可以精确控制第一半导体区域的掺杂浓度，并可以减小离子注入时的能量和温度。
在可选的实施例中，在第一导电类型半导体层内形成若干第二半导体区域，包括：通过离子注入的方法在第一导电类型半导体层内形成若干第二半导体区域，第二半导体区域是第二导电类型，在第二方向上延伸，位于相邻的两个第一半导体区域之间，与相邻的两个第一半导体区域接触。离子注入是一种成熟的工艺，通过离子注入的方法在第一导电类型半导体层内形成若干第二半导体区域，工艺简单，且可以精确控制第二半导体区域的掺杂浓度。
在可选的实施例中，形成第一导电类型半导体层，包括：采用宽禁带半导体形成第一导电类型半导体层。具体的，第一导电类型半导体层可以包括漂移区，宽禁带半导体的材料可以为碳化硅(SiC)、氮化镓(GaN)、金刚石等，优选的，宽禁带半导体的材料为碳化硅，例如，通过已知的手段形成碳化硅衬底。在碳化硅衬底上通过外延生长形成漂移区。此时晶体管的主体包括碳化硅的半导体层，用于控制从顶部到底部的电传导。
虽然结合附图描述了本发明的实施例，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (12)

1.一种半导体器件，其特征在于，包括：
第一导电类型半导体层；
若干第一半导体区域，所述第一半导体区域是第二导电类型，设置在第一导电类型半导体层内，所述若干第一半导体区域在第一方向上延伸；
间隔设置的若干第二半导体区域，所述第二半导体区域是第二导电类型，在第二方向延伸，设置在第一导电类型半导体层内且位于相邻的两个第一半导体区域之间，与相邻的两个第一半导体区域接触，所述第二方向与所述第一方向垂直，所述第二半导体区域的厚度小于所述第一半导体区域的厚度。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一半导体区域的掺杂浓度为1*1015cm-3-1*1018cm-3。
3.根据权利要求1所述的半导体器件，其特征在于，所述第二半导体区域的掺杂浓度为5*1016cm-3-5*1020cm-3。
4.根据权利要求1所述的半导体器件，其特征在于，所述第二半导体区域的长度小于2μm。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一导电类型半导体层由宽禁带半导体制成。
6.根据权利要求5所述的半导体器件，其特征在于，所述宽禁带半导体的材料为碳化硅。
7.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件包括：
MOSFET、绝缘栅双极型晶体管、金属氧化物半导体控制的晶闸管。
8.一种制造半导体器件的方法，其特征在于，包括：
形成第一导电类型半导体层；
在第一导电类型半导体层内形成若干第一半导体区域，所述第一半导体区域是第二导电类型，所述若干第一导电类型半导体区域在第一方向上延伸；
在第一导电类型半导体层内形成间隔的若干第二半导体区域，所述第二半导体区域是第二导电类型，在第二方向上延伸，位于相邻的两个第一半导体区域之间，与相邻的两个第一半导体区域接触，所述第二方向与所述第一方向垂直，所述第二半导体区域的厚度小于所述第一半导体区域的厚度。
9.根据权利要求8所述的制造半导体器件的方法，其特征在于，所述在第一导电类型半导体层内形成若干第一半导体区域，包括：
通过离子注入的方法在所述第一导电类型半导体层内形成若干第一半导体区域，其中，所述第一半导体区域是第二导电类型，所述若干第一导电类型半导体区域在第一方向上延伸。
10.根据权利要求8所述的制造半导体器件的方法，其特征在于，所述在第一导电类型半导体层内形成若干第一半导体区域，包括：
通过倾斜离子注入的方法在所述第一导电类型半导体层内形成若干第一半导体区域，其中，所述第一半导体区域是第二导电类型，所述若干第一导电类型半导体区域在第一方向上延伸。
11.根据权利要求8所述的制造半导体器件的方法，其特征在于，所述在第一导电类型半导体层内形成若干第二半导体区域，包括：
通过离子注入的方法在所述第一导电类型半导体层内形成若干第二半导体区域，其中，所述第二半导体区域是第二导电类型，在第二方向上延伸，位于相邻的两个第一半导体区域之间，与相邻的两个第一半导体区域接触。
12.根据权利要求8所述的制造半导体器件的方法，其特征在于，所述形成第一导电类型半导体层，包括：
采用宽禁带半导体形成第一导电类型半导体层。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184964A (zh) * 2011-05-12 2011-09-14 西安电子科技大学 N沟道积累型SiC IEMOSFET器件及制备方法
CN104282766A (zh) * 2014-11-06 2015-01-14 株洲南车时代电气股份有限公司 一种新型碳化硅mosfet及其制造方法
JP2017098371A (ja) * 2015-11-20 2017-06-01 株式会社日立製作所 半導体装置およびその製造方法
CN109616523A (zh) * 2018-11-27 2019-04-12 中国科学院微电子研究所 一种4H-SiC MOSFET功率器件及其制造方法
WO2019225567A1 (ja) * 2018-05-23 2019-11-28 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
WO2019242036A1 (zh) * 2018-06-22 2019-12-26 中国电子科技集团公司第五十五研究所 一种碳化硅金属氧化物半导体场效应晶体管及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184964A (zh) * 2011-05-12 2011-09-14 西安电子科技大学 N沟道积累型SiC IEMOSFET器件及制备方法
CN104282766A (zh) * 2014-11-06 2015-01-14 株洲南车时代电气股份有限公司 一种新型碳化硅mosfet及其制造方法
JP2017098371A (ja) * 2015-11-20 2017-06-01 株式会社日立製作所 半導体装置およびその製造方法
WO2019225567A1 (ja) * 2018-05-23 2019-11-28 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
WO2019242036A1 (zh) * 2018-06-22 2019-12-26 中国电子科技集团公司第五十五研究所 一种碳化硅金属氧化物半导体场效应晶体管及其制造方法
CN109616523A (zh) * 2018-11-27 2019-04-12 中国科学院微电子研究所 一种4H-SiC MOSFET功率器件及其制造方法

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