CN113013169B - Nor flash的形成方法 - Google Patents
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Abstract
本发明提供了一种NOR FLASH的形成方法，包括：提供衬底，所述衬底包括相邻的闪存区和逻辑区；在所述衬底的表面依次形成闪存氧化层、浮栅层和氮化层，所述闪存氧化层、浮栅层和氮化层均形成在所述闪存区和逻辑区上；依次刻蚀所述氮化层、浮栅层和闪存氧化层，以形成浅沟槽隔离结构，所述浅沟槽隔离结构的填充物为氧化物；去除所述闪存区的所述氮化层，并对所述闪存区和逻辑区的所述浮栅层进行离子注入和退火，部分所述离子通过所述浅沟槽隔离结构的侧壁进入所述浮栅层；在所述闪存区的所述浮栅层上形成层间介质层；去除逻辑区的所述层间介质层和浮栅层，以形成闪存区的栅极结构。本发明可以在闪存单元的面积缩小的同时，仍然可以使得擦除均匀。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种NOR FLASH的形成方法。
背景技术
闪存由于其具有高密度、低价格、电可编程以及易擦除的优点，已被广泛作为非易失性记忆体应用的最优选择。目前闪存单元主要是在65纳米技术节点进行，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。同时，随着新的技术节点的日益成熟，也督促闪存单元用高节点的技术进行生产。意味着需要将闪存单元的尺寸进行缩减，然而，降低闪存单元的有源区宽度和沟道的长度，都会使闪存单元的性能受到影响。
目前从65nm NOR FLASH到55nm NOR FLASH，从而到50nm NOR FLASH的横向缩减主要是通过缩减闪存单元的有源区，以及缩减有源区和有源区之间的距离来实现NOR FLASH的缩减。现有的浮栅极主要采用的是沟道方式的Fowerll-Norhei(富勒-诺的罕)隧穿方式进行，依靠的是浮栅极与闪存单元的有效面积。由于面积降低，每个闪存单元中浮栅极与闪存氧化层内的二氧化硅界面所包含的由掺杂磷产生的二氧化硅硅能谷的个数降低，使得擦除的均匀性降低。
发明内容
本发明的目的在于提供一种NOR FLASH的形成方法，可以在闪存单元的面积缩小的同时，仍然可以使得擦除保持均匀。
为了达到上述目的，本发明提供了一种NOR FLASH的形成方法，包括：
提供衬底，所述衬底包括相邻的闪存区和逻辑区；
在所述衬底的表面依次形成闪存氧化层、浮栅层和氮化层，所述闪存氧化层、浮栅层和氮化层均形成在所述闪存区和逻辑区上；
依次刻蚀所述氮化层、浮栅层和闪存氧化层，以形成浅沟槽隔离结构，所述浅沟槽隔离结构的填充物为氧化物；
去除所述闪存区的所述氮化层，并对所述闪存区和逻辑区的所述浮栅层进行离子注入和退火，部分所述离子通过所述浅沟槽隔离结构的侧壁进入所述浮栅层；
在所述闪存区的所述浮栅层上形成层间介质层；
去除逻辑区的所述层间介质层和浮栅层，以形成闪存区的栅极结构。
可选的，在所述的NOR FLASH的形成方法中，在所述衬底的表面依次形成闪存氧化层、浮栅层和氮化层之前，还包括：在所述衬底内形成HVNW区域和CELL VT区域，以及间隔所述HVNW区域和所述CELL VT区域的HVPW区域。
可选的，在所述的NOR FLASH的形成方法中，所述浅沟槽隔离结构的表面低于所述氮化层的表面。
可选的，在所述的NOR FLASH的形成方法中，去除剩余的所述氮化层之后，还包括：所述浮栅层的表面和所述浅沟槽隔离结构的表面齐平。
可选的，在所述的NOR FLASH的形成方法中，所述闪存氧化层的材料为二氧化硅。
可选的，在所述的NOR FLASH的形成方法中，所述氧化物的材料为二氧化硅。
可选的，在所述的NOR FLASH的形成方法中，所述氮化层的材料为氮化硅。
可选的，在所述的NOR FLASH的形成方法中，所述掺杂的离子包括磷离子。
可选的，在所述的NOR FLASH的形成方法中，所述层间介质层包括ONO层。
可选的，在所述的NOR FLASH的形成方法中，去除所述闪存区上方的所述氮化层，并对所述浮栅层进行离子注入和退火之后，还包括：刻蚀所述闪存区的所述浅沟槽隔离结构使得所述浅沟槽隔离结构的表面低于浮栅层的表面。
在本发明提供的NOR FLASH的形成方法中，包括：提供衬底，所述衬底包括相邻的闪存区和逻辑区；在所述衬底的表面依次形成闪存氧化层、浮栅层和氮化层，所述闪存氧化层、浮栅层和氮化层均形成在所述闪存区和逻辑区上；依次刻蚀所述氮化层、浮栅层和闪存氧化层，以形成浅沟槽隔离结构，所述浅沟槽隔离结构的填充物为氧化物；去除所述闪存区的所述氮化层，并对所述闪存区和逻辑区的所述浮栅层进行离子注入和退火，所述离子通过所述浅沟槽隔离结构的侧壁进入所述浮栅层；在所述闪存区的所述浮栅层上形成层间介质层；去除逻辑区的所述层间介质层和浮栅层，以形成闪存区的栅极结构。其中，部分离子通过所述浅沟槽隔离结构的侧壁进入所述浮栅层，这部分离子带着的氧化物防止了浮栅层底部的多晶硅快速结晶，使得与二氧化硅接触的多晶硅的掺杂降低，对应的晶粒尺寸也降低，晶粒占用的尺寸降低，则晶界越多，则擦除越均匀。
附图说明
图1是本发明实施例的NOR FLASH的形成方法的流程图；
图2-图6是本发明实施例的NOR FLASH的形成方法的结构示意图；
图中：110-衬底、110A-闪存区、110B-逻辑区、111-HVNW区域、112-HVPW区域、113-CELL VT区域、120-闪存氧化层、130-浮栅层、140-氮化层、150-浅沟槽隔离结构、160-层间介质层。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
经过发明人研究发现，现有技术形成NOR FLASH的一种方法是在衬底上分别形成闪存氧化层和浮栅层，再进行退火，之后再进行浅沟槽隔离结构的形成，在浅沟槽隔离结构的形成后刻蚀浮栅层形成栅极结构。经过发明人进一步研究发现，是由于浮栅层内的多晶硅的晶粒经过掺杂磷离子注入后又进行了退火，使得晶粒尺寸增加，再在后面栅极结构的形成中，晶粒进一步增加，从而使本身就少的硅能谷的数量进一步降低。并且，随着闪存单元的容量增加，闪存单元的面积缩减带来的影响会越严重，导致擦除越来越不均匀。
请参照图1，本发明提供了一种NOR FLASH的形成方法，包括：
S11：提供衬底，所述衬底包括相邻的闪存区和逻辑区；
S12：在所述衬底的表面依次形成闪存氧化层、浮栅层和氮化层，所述闪存氧化层、浮栅层和氮化层均形成在所述闪存区和逻辑区上；
S13：依次刻蚀所述氮化层、浮栅层和闪存氧化层，以形成浅沟槽隔离结构，所述浅沟槽隔离结构的填充物为氧化物；
S14：去除所述闪存区的所述氮化层，并对所述闪存区和逻辑区的所述浮栅层进行离子注入和退火，部分所述离子通过所述浅沟槽隔离结构的侧壁进入所述浮栅层；
S15：在所述闪存区的所述浮栅层上形成层间介质层；
S16：去除逻辑区的所述层间介质层和浮栅层，以形成闪存区的栅极结构。
具体的，请参照图2，首先，提供一衬底110，衬底100包括闪存区110A和逻辑区110B。衬底110可以是硅衬底也可以是锗衬底，本发明实施例中，采用的是硅衬底，例如，采用了晶圆。在所述衬底110内分别形成HVNW区域111、HVPW区域112和CELL VT区域113，HVPW区域112将HVNW区域111和CELL VT区域113隔开。HVNW区域111是高压5V器件的N型势阱，HVPW区域112是高压5V器件的P型势阱，CELL VT区域113是调整存储区的势阱。HVNW区域111、HVPW区域112和CELL VT区域113的形成方法为现有技术，在此不做赘述。
接着，请参照图3，在衬底110表面形成形成闪存氧化层120，闪存氧化层120的材料可以是氧化物，具体的可以是二氧化硅，在闪存氧化层120上形成浮栅层130，浮栅层130的材料可以是多晶硅，以及在浮栅层130上形成氮化层140，氮化层140的材料可以是氮化硅。所述闪存氧化层120、浮栅层130和氮化层140均形成在所述闪存区110A和逻辑区110B上。
接着，请参照图4，刻蚀闪存区110A和逻辑区110B的所述氮化层140、浮栅层130和闪存氧化层120形成浅沟槽，向浅沟槽内填充氧化物例如二氧化硅形成浅沟槽隔离结构150，也就是说所以浅沟槽隔离结构150由氧化物例如二氧化硅填充形成，浅沟槽隔离结构150的表面低于剩余的氮化层140的表面。
接着，请参照图5，去除闪存区120A上方的剩余的所述氮化层140，并对闪存区110A和逻辑区110B的所述浮栅层130进行离子注入使浮栅层130掺杂，之后再进行退火，注入的离子可以是磷离子，注入的磷离子的能量在10KeV～25KeV，浓度在2E15 atom/cm2～7E15atom/cm2。在向浮栅层130注入离子时，部分离子会注入到浅沟槽隔离结构150上，在退火时，二氧化硅中也会有部分磷离子掺杂，退火时这部分磷离子会带着氧化物(二氧化硅)进入浅沟槽隔离结构150侧壁与浮栅层130的交界处以及浅沟槽隔离结构150底壁与浮栅层130的交界处，利用氧化物(二氧化硅)限制交界处的浮栅层130的晶粒的生长，浮栅层130在交界处外的其他区域的磷离子进入浮栅层130底部时，底部晶粒受交界处的晶粒的竞争，晶粒比原有的要生长的慢，晶粒尺寸也降低，晶粒占用的尺寸降低，则晶界越多，则擦除越均匀。即，二氧化硅通过浅沟槽隔离结构150的侧壁进入到浮栅层130中，防止了浮栅层130底部的多晶硅快速结晶，使得与二氧化硅接触的多晶硅的掺杂降低，对应的晶粒尺寸也降低，晶粒占用的尺寸降低，则晶界越多，则擦除越均匀。现有技术形成NOR FLASH的一种方法是在衬底上分别形成闪存氧化层和浮栅层，再进行退火，之后再进行浅沟槽隔离结构的形成，在浅沟槽隔离结构的形成后刻蚀浮栅层形成栅极结构。经过发明人进一步研究发现，是由于浮栅层内的多晶硅的晶粒经过掺杂磷离子注入后又进行了退火，使得晶粒尺寸增加，再在后面栅极结构的形成中，晶粒进一步增加，从而使本身就少的硅能谷的数量进一步降低。并且，随着闪存单元的容量增加，闪存单元的面积缩减带来的影响会越严重，导致擦除越来越不均匀。而本发明实施例，改变了离子注入和退火这两个步骤在NOR FLASH的形成方法的顺序，可以克服这一问题。
接着，请参照图6，刻蚀闪存区110A的浅沟槽隔离结构150，使得其表面低于浮栅层130的表面，在闪存区110A的剩余的所述浮栅层130上形成层间介质层160，层间介质层160位ONO层；
接着，去除逻辑区110B的所述层间介质层160和浮栅层130以形成闪存区110A的栅极结构。
综上，在本发明实施例提供的NOR FLASH的形成方法中，包括：提供衬底，所述衬底包括相邻的闪存区和逻辑区；在所述衬底的表面依次形成闪存氧化层、浮栅层和氮化层，所述闪存氧化层、浮栅层和氮化层均形成在所述闪存区和逻辑区上；依次刻蚀所述氮化层、浮栅层和闪存氧化层，以形成浅沟槽隔离结构，所述浅沟槽隔离结构的填充物为氧化物；去除所述闪存区的所述氮化层，并对所述闪存区和逻辑区的所述浮栅层进行离子注入和退火，所述离子通过所述浅沟槽隔离结构的侧壁进入所述浮栅层；在所述闪存区的所述浮栅层上形成层间介质层；去除逻辑区的所述层间介质层和浮栅层，以形成闪存区的栅极结构。其中，部分离子通过所述浅沟槽隔离结构的侧壁进入所述浮栅层，这部分离子带着的氧化物防止了浮栅层底部的多晶硅快速结晶，使得与二氧化硅接触的多晶硅的掺杂降低，对应的晶粒尺寸也降低，晶粒占用的尺寸降低，则晶界越多，则擦除越均匀。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种NOR FLASH的形成方法，其特征在于，包括：
提供衬底，所述衬底包括相邻的闪存区和逻辑区；
在所述衬底的表面依次形成闪存氧化层、浮栅层和氮化层，所述闪存氧化层、浮栅层和氮化层均形成在所述闪存区和逻辑区上；
依次刻蚀所述氮化层、浮栅层和闪存氧化层，以形成浅沟槽隔离结构，所述浅沟槽隔离结构的填充物为氧化物；
去除所述闪存区的所述氮化层，并对所述闪存区和逻辑区的所述浮栅层进行离子注入和退火，部分所述离子通过所述浅沟槽隔离结构的侧壁进入所述浮栅层；
在所述闪存区的所述浮栅层上形成层间介质层；
去除逻辑区的所述层间介质层和浮栅层，以形成闪存区的栅极结构。
2.如权利要求1所述的NOR FLASH的形成方法，其特征在于，在所述衬底的表面依次形成闪存氧化层、浮栅层和氮化层之前，还包括：在所述衬底内形成HVNW区域和CELL VT区域，以及间隔所述HVNW区域和所述CELL VT区域的HVPW区域。
3.如权利要求1所述的NOR FLASH的形成方法，其特征在于，所述浅沟槽隔离结构的表面低于所述氮化层的表面。
4.如权利要求1所述的NOR FLASH的形成方法，其特征在于，去除剩余的所述氮化层之后，还包括：所述浮栅层的表面和所述浅沟槽隔离结构的表面齐平。
5.如权利要求1所述的NOR FLASH的形成方法，其特征在于，所述闪存氧化层的材料为二氧化硅。
6.如权利要求1所述的NOR FLASH的形成方法，其特征在于，所述氧化物的材料为二氧化硅。
7.如权利要求1所述的NOR FLASH的形成方法，其特征在于，所述氮化层的材料为氮化硅。
8.如权利要求1所述的NOR FLASH的形成方法，其特征在于，注入的离子包括磷离子。
9.如权利要求1所述的NOR FLASH的形成方法，其特征在于，所述层间介质层包括ONO层。
10.如权利要求1所述的NOR FLASH的形成方法，其特征在于，去除所述闪存区上方的所述氮化层，并对所述浮栅层进行离子注入和退火之后，还包括：刻蚀所述闪存区的所述浅沟槽隔离结构使得所述浅沟槽隔离结构的表面低于浮栅层的表面。
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207504B1 (en) * | 1998-07-29 | 2001-03-27 | United Semiconductor Corp. | Method of fabricating flash erasable programmable read only memory |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5013050B2 (ja) * | 2006-06-14 | 2012-08-29 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| CN102263110B (zh) * | 2011-08-12 | 2013-05-08 | 上海先进半导体制造股份有限公司 | 嵌入bcd工艺的eeprom核结构及其形成方法 |
| CN108091658B (zh) * | 2017-11-16 | 2021-04-13 | 上海华力微电子有限公司 | 闪存的工艺集成结构和方法 |
| CN108039350B (zh) * | 2017-11-30 | 2020-09-01 | 上海华力微电子有限公司 | 改善闪存中高压器件栅极氧化层可靠性的工艺集成方法 |
-
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207504B1 (en) * | 1998-07-29 | 2001-03-27 | United Semiconductor Corp. | Method of fabricating flash erasable programmable read only memory |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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