CN112992860A - Cvd金属晶种层 - Google Patents

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李雅玲
吴林荣
卢一斌
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Abstract

本发明涉及形成金属互连层的改进的方法以减小空隙和提高可靠性以及相关的器件。在一些实施例中，介电层形成在半导体衬底上方并且具有布置在介电层内的开口。使用化学汽相沉积(CVD)工艺在开口的表面上形成金属晶种层。然后在金属晶种层上镀金属层以填充开口。使用CVD工艺形成金属晶种层为晶种层提供良好的均匀性，这允许填充介电层中的高高宽比的开口而没有空隙或夹断。本发明的实施例还涉及CVD金属晶种层。

Description

CVD金属晶种层
本申请是分案申请，其母案申请的申请号为201510799665.8、申请日为2015年11月19日、发明名称为“CVD金属晶种层”。
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及CVD金属晶种层。
背景技术
在集成电路(IC)的制造中，器件形成在晶圆上并且通过导电互连层连接。这些导电互连层通过首先形成开口(例如，介电层中的沟道和导通孔)和然后以导电材料填充这些开口而产生。
通常地，通过电化学镀工艺(ECP工艺)在开口内形成导电材料。首先，在开口内形成晶种层。然后以导电材料填充开口的剩余空间。最后，实施平坦化工艺以去除过量材料。
发明内容
本发明的实施例提供了一种制造集成电路器件的方法，包括：在半导体衬底上方形成介电层，其中，所述介电层包括布置在所述介电层内的开口；使用化学汽相沉积(CVD)工艺在所述开口的表面上沉积金属晶种层；以及在所述金属晶种层上镀金属层以填充所述开口。
本发明的另一实施例提供了一种制造集成电路器件的方法，包括：在半导体衬底上方形成介电层，其中，所述介电层具有从所述介电层的上表面延伸至所述介电层内的位置的开口；使用化学汽相沉积(CVD)工艺在所述开口的表面上形成钴晶种层；以及使用电化学镀工艺在所述钴晶种层上形成钴层以填充所述开口。
本发明的又一实施例提供了一种集成电路器件，包括：半导体衬底；介电层，设置在所述半导体衬底上方并且具有布置在所述介电层内的开口；金属晶种层，设置在所述开口的表面上，邻接所述介电层；以及金属层，填充所述开口的剩余部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出根据一些实施例的具有金属晶种层的集成电路的截面图。
图2示出根据一些其他实施例的具有金属晶种层的集成电路的截面图。
图3示出根据一些实施例的填充开口以用于互连的方法的流程图。
图4至图8示出根据一些实施例的示出填充开口以用于互连的方法的集成电路的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
通常使用电化学镀(ECP)工艺形成集成电路内的导电互连层。形成导电互连层的第一步骤是蚀刻周围的介电材料以形成开口(例如，沟槽或导通孔)。然后，在开口内形成配置为防止金属原子扩散到相邻的低k介电层的阻挡层。在阻挡层上方形成铜晶种层，随后通过在铜晶种层上方镀金属材料而填充开口的剩余空间。然后，实施平坦化步骤。当前，通过物理汽相沉积(PVD)工艺形成铜晶种层。然而，应该理解，由于其非均匀性，通过PVD工艺形成的铜晶种层具有差的阶梯覆盖。例如，在具有垂直侧壁的开口内的PVD沉积导致沉积的层的厚度朝着开口的底部逐渐减小。
随着半导体器件的不断缩放，上面的导电互连层的部件尺寸也已经减小。导电互连层的减小的部件尺寸已经产生用于开口的较大的高宽比。开口的较大的高宽比使得难以适当地通过传统的电化学镀(ECP)工艺填充相应的开口。例如，如果PVD工艺用于形成相对较厚的铜晶种层，可能出现夹断(例如，开口的侧壁上的铜晶种层可以连接在下面的铜中的空隙或气泡之上)，从而导致不利的电特性。另一方面，如果PVD工艺用于形成相对较薄的铜晶种层，沿着开口的侧壁可能发生铜晶种层的覆盖方面的不连续，从而导致空隙或未形成导电材料的区域的形成。由于空隙缺乏导电材料，它们可以导致差的连接并且减小可靠性。
因此，本发明涉及形成金属互连层(例如，金属线和/或通孔)的改进的方法以减小空隙和提高可靠性以及相关的器件。在一些实施例中，该方法包括使用化学汽相沉积(CVD)工艺在介电材料的开口内沉积金属晶种前体(例如，钴层)以改进均匀性。金属晶种前体可以形成为具有相对较大的厚度(例如，大于约
Figure BDA0002943708710000031
)。可以通过将金属晶种前体暴露于周围环境而在金属晶种前体的最上部中形成钝化膜(例如，约
Figure BDA0002943708710000032
的氢氧化钴膜)。该薄钝化膜用作覆盖层以防止下面的金属晶种前体的进一步氧化或氮化。然后去除钝化层，在镀浴内实施电化学镀工艺，以通过在金属晶种前体上形成金属层来填充开口。通过使用CVD工艺来形成金属晶种前体，产生的金属互连层填充开口，同时避免了夹断和空隙。
图1示出根据一些实施例的集成电路100的截面图。
在一些实施例中，集成电路100包括设置在半导体衬底101上方的一个或多个导电互连层104。导电互连层104可以由第一层间介电(ILD)层102围绕。在导电互连层104和第一ILD层102上方设置介电层106(例如，第二ILD层)。开口114设置在介电层106内并且可以向下延伸穿过介电层106。在开口114的底部和侧壁表面上设置金属晶种层108。在一些实施例中，金属晶种层108是具有邻接介电层106的外表面的共形层。在一些实施例中，金属晶种层108可以具有在从约
Figure BDA0002943708710000041
至约
Figure BDA0002943708710000042
的范围内的厚度t。在其他实施例中，金属晶种层108可以具有在从约
Figure BDA0002943708710000043
至约
Figure BDA0002943708710000044
的范围内的厚度t1。在一些实施例中，金属晶种层108是钴层。在一些其他实施例中，金属晶种层108可以是金属或包括选自钴(Co)、镍(Ni)、铝(Al)、锌(Zn)或铂(Pt)的组的一种或多种金属材料的合金。
金属层110设置在金属晶种层108上，从而填充开口114的剩余空间。在一些实施例中，金属层110可以是钴层。在这样的实施例中，在金属晶种层108和介电层106之间没有阻挡层。在一些其他实施例中，金属层110可以是铜或铜合金(例如，CuAl)。在这样的实施例中，可以在铜或铜合金和介电层106之间布置阻挡层。
图2是根据一些实施例的集成电路200的截面图。
集成电路200包括由第一ILD层102围绕的导电互连层104。在一些实施例中，一个或多个额外的导电互连层可以形成并且连接在导电互连层104之下或之下。在一些其他实施例中，导电互连层104可以直接连接至集成电路200的有源区。在第一ILD层102上方布置蚀刻停止层103。在蚀刻停止层103上方设置介电层106。开口114向下延伸穿过介电层106和蚀刻停止层103，从而到达导电互连层104。
在各个实施例中，介电层106可以是二氧化硅(SiO2)层(具有约3.9的介电常数)、低k介电层(具有小于3.9的介电常数)或超低k介电层(具有小于2.2的介电常数)。在一些其他实施例中，介电层106可以是氮化硅或氮氧化硅。介电层106也可以是具有小于3.9的介电常数的多孔或固体低k电介质。在一些实施例中，蚀刻停止层103可以包括碳化硅或氮化硅。
在一些实施例中，金属晶种层108沿着开口114的侧壁和下表面共形地设置。金属晶种层108沿着开口114的侧壁和下表面连续均匀地设置。金属层110设置在金属晶种层108上并且填充开口114的剩余空间。在一些实施例中，金属晶种层108可以由钴制成，并且金属层110可以由铜或包括铜的合金制成。金属晶种层108和金属层110的平坦上表面可以与介电层106的上表面基本上对准。
在一些实施例中，金属晶种层108可以包括当暴露于包含氧气或氮气的周围环境中时将形成钝化层的材料。在这样的实施例中，金属晶种层108的最上部在暴露于周围环境中时转变成钝化膜。例如，金属晶种层108可以包括具有上表面的金属，当暴露于周围环境中时，该上表面转变成包括金属氧化物的钝化膜。钝化膜可以快速地(在几秒内)形成，然后保持相对稳定的厚度并且维持相对较长的时间(几小时)以保护钝化膜下面的剩余的金属晶种材料免受进一步氧化或钝化。
在一些实施例中，可以在金属晶种层108和介电层106之间设置阻挡层202。阻挡层202包括覆盖开口114的侧壁表面的薄衬垫。在一些实施例中，阻挡层202可以沿着开口114的侧壁和下表面延伸。阻挡层202配置为防止来自金属层110的原子迁移到介电层106内。在一些实施例中，不存在这样的阻挡层。在一些实施例中，阻挡层202可以包括氮化钽(TaN)或氮化钛(TiN)。在其他实施例中，阻挡层202可以包括其他金属。
图3示出根据一些实施例的填充开口以用于互连的方法300的流程图的一些实施例。在一些实施例中，方法300可以应用于后段制程(BEOL)工艺或中段制程(MEOL)工艺的金属间层。虽然公开的方法300在下面示出和描述为一系列的步骤或事件，但是将理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了本文中示出和/或描述的那些之外的其他步骤或事件同时发生。此外，并非所有示出的步骤对于实施本文中描述的一个或多个方面或实施例都是必需的。此外，本文中示出的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
在步骤302中，在位于半导体衬底上面的介电层内形成开口。
在步骤304中，使用化学汽相沉积(CVD)技术在开口的侧壁和下表面上沉积金属晶种前体。在一些实施例中，金属晶种前体可以是钴层并且具有大于或等于约
Figure BDA0002943708710000061
的厚度。
在步骤306中，在金属晶种前体上形成钝化膜。可以通过将金属晶种前体暴露于周围环境来形成钝化膜。在一些实施例中，金属晶种前体(例如，钴层)暴露于室温下的空气，并且金属晶种前体的最上部被氧化以形成钝化膜。钝化膜可以快速地(在几秒内)形成，然后保持稳定相对较长的时间(几小时)，从而使得金属晶种前体的下部的氧化最小化。
在步骤308中，去除钝化膜。在一些实施例中，通过选择性地去除钝化膜而不去除下面的金属晶种前体的化学溶液去除钝化膜，从而使得保留金属晶种前体的下部以形成连续的金属晶种层。
在步骤310中，使用镀工艺在金属晶种层上形成金属层以填充开口。在各个实施例中，镀工艺可以包括电化学镀工艺或化学镀工艺。在一些实施例中，用于去除钝化膜的化学溶液也用作用于镀工艺的电解液。在各个实施例中，电解液可以是与用于金属晶种前体的不同材料对应的酸浴、碱浴或中性浴。
在步骤312中，实施平坦化以平坦化金属层。在一些实施例中，可以通过化学机械抛光(CMP)工艺实施平坦化。
图4至图8示出根据一些实施例的填充开口以用于集成芯片的金属互连的方法的一些截面图。虽然关于方法300描述了图4至图8，但是将理解，图4至图8中公开的结构不限于该这种方法300，而是可以单独作为独立于该方法的结构。类似地，虽然关于图4至图8描述了该方法，但是将理解，该方法不限于图4至图8中公开的结构，而是可以单独地独立于图4至图8中公开的结构。
图4示出了对应于步骤302的截面图400的一些实施例。
如截面图400所示，在半导体衬底101上方形成介电层106。在一些实施例中，介电层106可以形成在由第一ILD层102围绕的导电互连层104上方。第一ILD层102可以由与介电层106相同或不同的材料制成。
在一些实施例中，半导体衬底101可以是块状硅衬底或绝缘体上半导体(SOI)衬底(例如，绝缘体上硅衬底)。例如，半导体衬底101也可以是二元半导体衬底(例如，GaAs)、三元半导体衬底(例如，AlGaAs)或更高阶的半导体衬底。在一些实施例中，介电层106可以是具有约3.9的介电常数的二氧化硅(SiO2)层。在其他实施例中，介电层106可以是具有小于3.9的介电常数的多孔或固体低k电介质。
在介电层106内形成开口402。在一些实施例中，通过使介电层106经受蚀刻剂404形成开口402，蚀刻剂404配置为根据先前形成在介电层106上方的掩模(未示出)而去除介电层106的未掩蔽部分。在各个实施例中，蚀刻剂404可以包括具有包括氟物质(例如，CF4、CHF3、C4F8等)的蚀刻化学物质的干蚀刻剂。在其他实施例中，蚀刻剂404可以包括包含氢氟酸(HF)的湿蚀刻剂。开口402垂直延伸穿过介电层106至下面的导电互连层104。在一些实施例中，开口402可以垂直延伸穿过形成在介电层106和第一ILD层102之间的蚀刻停止层103。在一些实施例中，开口402可以包括沟槽或导通孔，在沟槽或导通孔内形成导电互连层。在一些实施例中，可以通过包括在导通孔上面形成沟槽线的双镶嵌工艺形成开口402。双镶嵌工艺可以是先沟槽工艺，先通孔工艺或自对准工艺。开口402也可以是衬底通孔开口。
图5示出对应于步骤304的截面图500的一些实施例。
如截面图500所示，使用化学汽相沉积(CVD)工艺在开口402的侧壁和下表面上沉积金属晶种前体502。将理解，如本文中使用的，术语CVD可以应用于任何类型的CVD工艺，包括但不限于等离子体增强CVD、远程等离子体增强CVD、原子层CVD、快速热CVD、气溶胶辅助CVD等。在一些实施例中，金属晶种前体502从开口402向外延伸至介电层106的上表面上。在一些其他实施例中，金属晶种前体502由钴制成。在一些其他实施例中，金属晶种前体502可以包括镍(Ni)、铝(Al)、锌(Zn)或铂(Pt)。在一些实施例中，金属晶种前体502沉积至在约
Figure BDA0002943708710000071
至约
Figure BDA0002943708710000072
的范围内的厚度t。作为实例，金属晶种前体502可以是具有大于约
Figure BDA0002943708710000073
的厚度的钴层，更具体地，在约
Figure BDA0002943708710000074
至约
Figure BDA0002943708710000075
的范围内。
在一些实施例中，在沉积金属晶种前体502之前，可以沿着开口402的侧壁沉积阻挡层(未示出)，从而使得阻挡层形成在金属晶种层108和介电层106之间。阻挡层配置为保护铜以免迁移到介电层106内。在各个实施例中，阻挡层可以包括氮化钽(TaN)、氮化钛(TiN)或其他金属。由于钴和一些其他适用的金属材料比铜具有更好的迁移性能，所以在金属晶种前体502中不存在铜或铜位于特定比例以下的一些实施例中，可以不存在阻挡层。
图6示出对应于步骤306的截面图600的一些实施例。
如截面图600所示，在金属晶种前体502上形成钝化膜602。在一些实施例中，在沉积金属晶种前体502之后，可以从CVD室去除工件。从CVD室去除工件将金属晶种前体502的上表面暴露于具有比CVD室的压力更大的压力的周围环境。周围环境使得钝化膜602形成在金属晶种前体502的上表面内。金属晶种前体502的剩余下部形成为金属晶种层108。在一些实施例中，周围环境可以包括氮气(N2)或氧气(O2)。
例如，金属晶种前体502可以是钴层。当从CVD室去除钴层并且钴层暴露于室温(298K＝25℃)下的空气或氧气时，在钴层的暴露表面上形成钝化膜602。钝化膜602包括氢氧化钴(II)(Co(OH)2)并且可以具有小于约
Figure BDA0002943708710000081
的第一厚度t1。位于钝化膜602下面的剩余的金属晶种层108具有大于约
Figure BDA0002943708710000082
的第二厚度t2，从而为随后的镀工艺提供足够的晶种层厚度。Co(OH)2膜快速(在几秒内)形成至固定厚度范围(约
Figure BDA0002943708710000083
)，其中少量的额外的钝化膜穿透得更深至钴晶种前体内相对较长的时间(几小时)。因此，钴晶种前体是包括形成在下钴晶种层上的上Co(OH)2钝化膜的自钝化层。在各个实施例中，可以调整用于形成钝化膜602的条件(例如，温度、压力等)以获得不同厚度的钝化膜602。
当镍(Ni)、铝(Al)、锌(Zn)或铂(Pt)的其他金属材料用于金属晶种前体502时，也可以通过暴露于周围环境形成类似的自钝化膜。例如，在室温(298K＝25℃)和大气压(1atm＝760托)附近(之下)，可以形成具有约
Figure BDA0002943708710000084
(对于铝(Al))和介于约
Figure BDA0002943708710000085
和约
Figure BDA0002943708710000086
的范围内(对于Pt)的厚度的原生氧化物层。可以首先形成相应的更厚的(例如比形成的原生氧化物层厚
Figure BDA0002943708710000087
)金属晶种前体，并且该金属晶种前体受到自钝化原生氧化物层的保护。
图7示出对应于步骤308的截面图700的一些实施例。
如截面图700所示，去除钝化膜602，并且通过镀工艺在金属晶种层108上形成金属层110。将工件或至少金属晶种层108的上表面浸入包含将镀在金属晶种层108上的金属离子的电解液702中以形成金属层110。金属层110镀至金属晶种层108以填充开口402的剩余空间。金属层110可以延伸在开口402上方并且位于介电层106上面。在一些实施例中，金属层110可以由钴或包括钴的合金制成。在一些其他实施例中，金属层110可以包括铜或包括铜的合金。
在一些实施例中，电解液702是溶解钝化膜602而不在金属晶种层108中形成不连续的化学浴。因此，在去除钝化膜602之后，可以保持均匀和连续的钴晶种层。在一些实施例中，其中，金属晶种层108由钴制成，电解液702可以是具有约0和约9之间的pH水平的酸性化学浴。例如，电解液702可以是包括具有约4的pH水平的H3BO3的化学浴。在这样的实施例中，Co(OH)2膜作为Co2+离子溶解在电解液702中，Co2+离子可以作为金属层110的部分重新沉积。
图8示出对应于步骤310的截面图800的一些实施例。
如截面图800所示，实施平坦化工艺。平坦化工艺去除金属层110、金属晶种层108和介电层106的过量部分，以形成沿着线802的平坦表面。结果，金属层110和金属晶种层108可以具有与介电层106的上表面对准的平坦上表面。在一些实施例中，平坦化工艺可以包括化学机械抛光(CMP)工艺。在其他实施例中，平坦化工艺可以包括蚀刻工艺。
因此，本发明涉及形成互连层的优化技术，该优化技术减少空隙并且提高可靠性。使用化学汽相沉积(CVD)工艺在开口内形成金属晶种前体。通过CVD工艺形成的金属晶种层比先前的PVD晶种层具有更好的均匀性，因此，可以实现更好的填充。
在一些实施例中，本发明涉及一种制造集成电路器件的方法。该方法包括在半导体衬底上方形成介电层，其中，介电层包括布置在介电层内的开口。该方法还包括使用化学汽相沉积(CVD)工艺在开口的表面上沉积金属晶种层。该方法还包括在金属晶种层上电化学镀金属层以填充开口。
在上述方法中，其中，所述金属晶种层和所述金属层由钴(Co)制成，并且所述金属晶种层形成为邻接所述介电层。
在上述方法中，其中，所述金属晶种层包括钴，并且所述金属层包括铜。
在上述方法中，其中，所述金属晶种层包括钴，并且所述金属层包括铜，所述方法还包括：在沉积所述金属晶种层之前，在所述金属晶种层和所述介电层之间沉积阻挡层。
在上述方法中，沉积所述金属晶种层还包括：使用化学汽相沉积(CVD)工艺在所述开口的表面上沉积金属晶种前体；将所述金属晶种前体暴露于室温下的周围环境中以使用所述金属晶种前体的最上部形成钝化膜；以及去除所述钝化膜以留下所述金属晶种前体的下部，从而形成所述金属晶种层。
在上述方法中，沉积所述金属晶种层还包括：使用化学汽相沉积(CVD)工艺在所述开口的表面上沉积金属晶种前体；将所述金属晶种前体暴露于室温下的周围环境中以使用所述金属晶种前体的最上部形成钝化膜；以及去除所述钝化膜以留下所述金属晶种前体的下部，从而形成所述金属晶种层，其中，所述周围环境包括氮气(N2)或氧气(O2)。
在上述方法中，沉积所述金属晶种层还包括：使用化学汽相沉积(CVD)工艺在所述开口的表面上沉积金属晶种前体；将所述金属晶种前体暴露于室温下的周围环境中以使用所述金属晶种前体的最上部形成钝化膜；以及去除所述钝化膜以留下所述金属晶种前体的下部，从而形成所述金属晶种层，其中，所述钝化膜沉积至小于约
Figure BDA0002943708710000101
的厚度。
在上述方法中，沉积所述金属晶种层还包括：使用化学汽相沉积(CVD)工艺在所述开口的表面上沉积金属晶种前体；将所述金属晶种前体暴露于室温下的周围环境中以使用所述金属晶种前体的最上部形成钝化膜；以及去除所述钝化膜以留下所述金属晶种前体的下部，从而形成所述金属晶种层，其中，镀所述金属层包括将所述集成电路器件浸入化学浴中，所述化学浴溶解所述钝化膜而不在所述金属晶种层中形成不连续。
在上述方法中，其中，镀所述金属层包括将所述集成电路器件放置在具有约0和约9的范围内的pH水平的酸性化学浴中。
在上述方法中，其中，所述金属晶种层沉积至约
Figure BDA0002943708710000111
到约
Figure BDA0002943708710000112
的范围内的厚度。
在上述方法中，其中，所述金属晶种层包括镍(Ni)、铝(Al)、锌(Zn)或铂(Pt)。
在其他实施例中，本发明涉及一种制造集成电路器件的方法。该方法包括在半导体衬底上方形成介电层，其中，介电层具有从介电层的上表面延伸至介电层内的位置的开口。该方法还包括使用化学汽相沉积(CVD)工艺在开口的表面上沉积CVD钴晶种层。该方法还包括使用电化学镀工艺在金属晶种层上形成钴层以填充开口。
在上述方法中，其中，所述钴晶种层沉积为邻接所述介电层。
在上述方法中，其中，所述钴晶种层沉积至约
Figure BDA0002943708710000113
到约
Figure BDA0002943708710000114
的范围内的厚度。
在上述方法中，形成所述钴晶种层还包括：使用化学汽相沉积(CVD)工艺在所述开口的表面上沉积钴晶种前体；通过将所述钴晶种前体暴露于周围环境中，使用所述钴晶种前体的最上部形成氢氧化钴(II)(Co(OH)2)膜；以及去除Co(OH)2膜以留下所述钴晶种前体的下部，从而形成所述钴晶种层。
在上述方法中，形成所述钴晶种层还包括：使用化学汽相沉积(CVD)工艺在所述开口的表面上沉积钴晶种前体；通过将所述钴晶种前体暴露于周围环境中，使用所述钴晶种前体的最上部形成氢氧化钴(II)(Co(OH)2)膜；以及去除Co(OH)2膜以留下所述钴晶种前体的下部，从而形成所述钴晶种层，其中，由所述镀工艺使用的化学浴溶解所述Co(OH)2膜。
在又其他实施例中，本发明涉及一种集成电路器件。该集成电路器件包括半导体衬底和设置在半导体衬底上方并且具有布置在介电层内的开口的介电层。集成电路器件还包括设置在开口的表面上的金属晶种层。集成电路器件还包括填充开口的剩余部分的金属层。
在上述集成电路器件中，其中，所述金属晶种层包括钴(Co)、镍(Ni)、铝(Al)、锌(Zn)或铂(Pt)。
在上述集成电路器件中，其中，所述金属层包括钴(Co)。
在上述集成电路器件中，其中，所述金属晶种层是具有大于约
Figure BDA0002943708710000121
的厚度的钴层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路器件，包括：
半导体衬底；
介电层，设置在所述半导体衬底上方并且具有布置在所述介电层内的开口；
金属晶种层，设置在所述开口的表面上，邻接所述介电层，所述金属晶种层是选自钴(Co)、镍(Ni)、铝(Al)、锌(Zn)或铂(Pt)的组的一种金属或多种金属材料的合金；以及
金属层，填充所述开口的剩余部分，所述金属层是铜或铜合金的金属层。
2.根据权利要求1所述的集成电路器件，其中，所述金属晶种层具有大于
Figure FDA0002943708700000011
的厚度。
3.根据权利要求2所述的集成电路器件，其中，所述金属晶种层是具有大于约
Figure FDA0002943708700000012
的厚度的钴层。
4.根据权利要求1所述的集成电路器件，其中，
所述金属晶种层是钴晶种层。
5.根据权利要求4所述的集成电路器件，其中，
所述钴晶种层具有
Figure FDA0002943708700000013
到
Figure FDA0002943708700000014
的范围内的厚度。
6.根据权利要求1所述的集成电路器件，还包括：
阻挡层，设置在所述金属晶种层和所述介电层之间。
7.根据权利要求1所述的集成电路器件，其中，所述阻挡层覆盖所述开口的侧面和底面。
8.根据权利要求1所述的集成电路器件，其中，所述阻挡层包括氮化钽(TaN)或氮化钛(TiN)。
9.根据权利要求1所述的集成电路器件，其中，所述金属晶种层具有从
Figure FDA0002943708700000015
至
Figure FDA0002943708700000016
的范围内的厚度。
10.一种集成电路器件，包括：
半导体衬底；
介电层，设置在所述半导体衬底上方并且具有布置在所述介电层内的开口；
导电互连层，设置在所述开口下方并且由另一介电层围绕；
金属晶种层，设置在所述开口的表面上，邻接所述介电层，所述金属晶种层是选自钴(Co)、镍(Ni)、铝(Al)、锌(Zn)或铂(Pt)的组的一种金属或多种金属材料的合金；以及
金属层，填充所述开口的剩余部分，所述金属层是铜或铜合金的金属层。
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