CN112992707B - 电磁屏蔽结构制作工艺和电磁屏蔽结构 - Google Patents
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Abstract
本申请提供了一种电磁屏蔽结构制作工艺和电磁屏蔽结构,涉及半导体封装技术领域。该电磁屏蔽结构制作工艺包括在基板上形成第一焊盘、第二焊盘和多个第三焊盘,其中,多个第三焊盘间隔设置且将第一焊盘和第二焊盘包围;在第三焊盘之间设置交错分布的具有接地属性的第一连接线;在基板上贴装芯片;其中,芯片分别与第一焊盘和第二焊盘电连接,且位于第一连接线上;在基板上形成塑封体,并在基板远离塑封体的一侧植球;沿切割道对塑封体和基板切割,形成单颗产品;其中,切割道位于第三焊盘靠近芯片的一侧,以使切割后第一连接线从塑封体的侧面露出;在单颗产品的塑封体表面形成金属层,以使金属层与第一连接线电连接,实现良好的电磁屏蔽效果。
Description
技术领域
本发明涉及半导体封装技术领域,具体而言,涉及一种电磁屏蔽结构制作工艺和电磁屏蔽结构。
背景技术
现有的***级封装模组电磁屏蔽技术,通常接地线布置在基板切割道边缘,经过切割工艺后形成单颗产品,再对单颗产品基板植球背面贴膜以及进行金属溅射,达到接地线与金属层线路相通,实现产品电磁屏蔽效果。
这种制作工艺中,切割过程中容易存在切割偏移,导致接地屏蔽线短路的现象,从而导致产品的电磁屏蔽性能失效,影响产品质量。
发明内容
本发明的目的包括提供了一种电磁屏蔽结构制作工艺和电磁屏蔽结构,其能够确保可靠的电磁屏蔽功能,提高产品的封装质量。
本发明的实施例可以这样实现:
第一方面,本发明提供一种电磁屏蔽结构制作工艺,包括:
提供基板,在所述基板上形成第一焊盘、第二焊盘和多个第三焊盘,其中,多个所述第三焊盘间隔设置且将所述第一焊盘和所述第二焊盘包围;
在所述第三焊盘之间设置具有接地属性的第一连接线;其中,每条所述第一连接线的两端分别与两个所述第三焊盘电连接,多条所述第一连接线交错分布;
在所述基板上贴装芯片;其中,所述芯片分别与所述第一焊盘和所述第二焊盘电连接,且所述芯片位于所述第一连接线上;
在所述基板上形成塑封体,以保护所述芯片、所述第一焊盘、所述第二焊盘、所述第三焊盘以及所述第一连接线;
在所述基板远离所述塑封体的一侧植球;
沿切割道对所述塑封体和所述基板切割,形成单颗产品;其中,所述切割道位于所述第三焊盘靠近所述芯片的一侧,以使切割后所述第一连接线的断面从所述塑封体的侧面露出;
在所述单颗产品的塑封体表面形成金属层,以使所述金属层与所述第一连接线电连接。
在可选的实施方式中,在所述第三焊盘之间设置具有接地属性的第一连接线的步骤中:所述第二焊盘接地,所述第一连接线与所述第二焊盘电连接。
在可选的实施方式中,所述第一连接线与所述第二焊盘电连接的步骤包括:
多个所述第二焊盘之间设有第二连接线,所述第一连接线与所述第二连接线连接。
在可选的实施方式中,多个所述第二焊盘之间设有第二连接线的步骤包括:
所述第二连接线的两端分别连接在两个所述第二焊盘上,和/或,所述第二连接线的两端连接在同一个所述第二焊盘上。
在可选的实施方式中,所述第一连接线与所述第二焊盘电连接的步骤包括:
在所述基板上设置导电胶,所述第一连接线通过所述导电胶与所述第二焊盘电连接。
在可选的实施方式中,在所述基板上设置导电胶的步骤之后,对所述导电胶进行烘烤固化。
在可选的实施方式中,在所述基板上贴装芯片的步骤中:
在所述芯片与所述第一焊盘之间设置第三连接线,以实现所述芯片与所述基板的电连接;
在所述芯片与所述第二焊盘之间设置第四连接线,以实现所述芯片的接地。
在可选的实施方式中,在所述单颗产品的塑封体表面形成金属层的步骤包括:
将所述单颗产品放置于治具上,在植球的一面贴保护膜,在所述塑封体的表面以及四个侧面进行金属溅射,形成金属层。
第二方面,本发明提供一种电磁屏蔽结构,采用前述实施方式中任一项所述的电磁屏蔽结构制作工艺制作而成,所述电磁屏蔽结构包括基板、芯片、塑封体和金属层;
所述基板上间隔设有第一焊盘、第二焊盘和多个第三焊盘,所述第一焊盘和所述第二焊盘位于多个所述第三焊盘形成的围合空间内;多个所述第三焊盘之间设有交错分布的具有接地属性的第一连接线,所述芯片位于所述第一连接线上;
所述芯片与所述第一焊盘电连接;所述芯片与所述第二焊盘电连接以实现所述芯片接地;所述塑封体设置在所述基板上,以保护所述芯片、所述第一焊盘、所述第二焊盘、所述第三焊盘以及所述第一连接线;
所述第三焊盘用于在切割所述塑封体和所述基板形成单颗产品后,使所述第一连接线露出所述塑封体,所述金属层设于所述塑封体的表面以与所述第一连接线电连接。
在可选的实施方式中,所述第二焊盘上设有第二连接线,所述第二连接线与所述第一连接线电连接。
本发明实施例的有益效果包括,例如:
本发明实施例提供的电磁屏蔽结构制作工艺,第一焊盘与芯片电连接,实现芯片与基板的功能连接;第二焊盘与芯片电连接,实现芯片的接地功能。第三焊盘将第一焊盘和第二焊盘包围,即第三焊盘相对第一焊盘和第二焊盘设置在最外层,在多个第三焊盘之间形成交错分布的、具有接地属性的第一连接线,切割时,切割道位于第三焊盘和芯片之间,这样第一连接线会被切断,且切断的断面从塑封体侧面露出,便于断面与金属层接触,从而实现电磁屏蔽功能。且切割后第一连接线的断面不止一个,只要确保至少一个断面与金属层电连接即可实现电磁屏蔽功能,电磁屏蔽效果更好,不会存在切割偏移而导致屏蔽失效的问题,可靠性更高,有利于提高产品的封装质量。此外,该制作工艺中避免了对塑封体进行开槽的步骤,从而避免了开槽对产品的潜在损伤,工艺操作更加简单方便,封装效率更高。
本发明实施例提供的电磁屏蔽结构,在制作工艺中形成的第一接地线的断面更多,即塑封体表面露出的接地端更多,更容易与塑封体表面的金属层连接,从而实现稳定的电磁屏蔽效果。该电磁屏蔽结构制作工艺简单,制作效率高,电磁屏蔽功能更加稳定、可靠,有利于提高产品的封装质量,提高产品竞争优势。
附图说明
为了更清楚地说明本发明实施例的技术方案,下面将对实施例中所需要使用的附图作简单地介绍,应当理解,以下附图仅示出了本发明的某些实施例,因此不应被看作是对范围的限定,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的电磁屏蔽结构的示意图;
图2为本发明实施例提供的电磁屏蔽结构的第一连接线的一种分布示意图;
图3为本发明实施例提供的电磁屏蔽结构制作工艺中提供的基板的结构示意图;
图4为本发明实施例提供的电磁屏蔽结构制作工艺中第一连接线和第二连接线的打线示意图;
图5为本发明实施例提供的电磁屏蔽结构制作工艺中贴装芯片的结构示意图;
图6为本发明实施例提供的电磁屏蔽结构制作工艺中第三连接线和第四连接线的打线示意图;
图7为本发明实施例提供的电磁屏蔽结构制作工艺中塑封体的形成结构示意图;
图8为本发明实施例提供的电磁屏蔽结构制作工艺中植球和切割步骤示意图;
图9为本发明实施例提供的电磁屏蔽结构制作工艺中切割后形成的单颗产品的结构示意图;
图10为本发明实施例提供的电磁屏蔽结构制作工艺中在单颗产品上形成金属层的结构示意图。
图标:100-电磁屏蔽结构;110-基板;111-第一焊盘;113-第二焊盘;115-第三焊盘;120-芯片;121-功能焊点;123-接地焊点;125-导电胶;131-第一连接线;133-第二连接线;135-第三连接线;137-第四连接线;140-塑封体;150-金属层;160-锡球。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此,以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围,而是仅仅表示本发明的选定实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
应注意到:相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中,需要说明的是,若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,或者是该发明产品使用时惯常摆放的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。
此外,若出现术语“第一”、“第二”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
需要说明的是,在不冲突的情况下,本发明的实施例中的特征可以相互结合。
随着半导体行业的快速发展,***级封装模组结构广泛应用于半导体行业中。它将不同功能芯片封装后,进行堆叠,主要优势为高密度集成,封装产品尺寸小,产品性能优越,信号传输频率快等,若具有该封装结构的电子产品运用于通信领域高频信号的场景,则要求电子产品具备电磁屏蔽功能,以防止各种芯片和元器件互相产生的电磁干扰现象发生。
第一实施例
请参考图1和图2,为了有效防止各种芯片120和元器件互相产生的电磁干扰,本发明实施例提供的一种电磁屏蔽结构100,包括基板110、芯片120、塑封体140和金属层150。基板110上间隔设有第一焊盘111、第二焊盘113和多个第三焊盘115,第一焊盘111和第二焊盘113位于多个第三焊盘115形成的围合空间内;多个第三焊盘115之间设有具有接地属性的第一连接线131,芯片120位于第一连接线131上。芯片120与第一焊盘111电连接,实现芯片120与基板110的功能连接;芯片120与第二焊盘113电连接以实现芯片120接地;塑封体140设置在基板110上,以保护芯片120、第一焊盘111、第二焊盘113、第三焊盘115以及第一连接线131。第三焊盘115用于在切割塑封体140和基板110形成单颗产品后,使第一连接线131的断面露出塑封体140,金属层150设于塑封体140的表面以与第一连接线131的断面电连接。通过在基板110上设置第三焊盘115,在多个第三焊盘115之间形成具有接地属性的第一连接线131,切割后使得第一连接线131的断面从塑封体140表面露出,有利于与金属层150电连接,以形成电磁屏蔽结构100,实现电磁屏蔽功能。
容易理解,基板110具有相对设置的正面和背面,第一焊盘111、第二焊盘113、第三焊盘115和芯片120均设于基板110的正面,背面用于植锡球160。对于单颗产品而言,塑封体140覆盖在基板110的整个正面,以保护芯片120、第一焊盘111、第二焊盘113、第三焊盘115以及第一连接线131。切割后第一连接线131的断面从塑封体140的四个侧面露出,金属层150设置在单颗产品的上表面以及四个侧面,即基板110的背面用于设置锡球160,不能设置金属层150,其余表面均覆盖金属层150。这样,由于第一连接线131的断面不止一个,只要其中至少一个与金属层150连接即可实现电磁屏蔽效果,若多个第一连接线131的断面分别与金属层150连接,则可靠性更高,电磁屏蔽效果更好,不会出现电磁屏蔽失效的问题,从而有效防止各种芯片120和元器件之间互相产生的电磁干扰。
可选地,结合图5,芯片120上设有功能焊点121和接地焊点123,第一焊盘111的数量与功能焊点121的数量相等,可以是一个或多个;第二焊盘113的数量与接地焊点123的数量相等,可以是一个或多个。第三焊盘115的数量为多个,设置在最外层,即第三焊盘115将芯片120、第一焊盘111和第二焊盘113包围其中。第三焊盘115可以仅设置在芯片120相对的两侧,两侧的第三焊盘115通过第一连接线131相互连接,第一连接线131横跨芯片120、第一焊盘111和第二焊盘113所在区域;或者,第三焊盘115可以设置在芯片120的四周,四周的第三焊盘115通过第一连接线131相互连接,多条第一连接线131可以采用十字交叉的网格分布,也可以采用其他方式交叉分布,只要确保切割工艺中,第一连接线131的断面能从塑封体140的表面露出即可。多条第一连接线131交叉错位分布,横跨芯片120、第一焊盘111和第二焊盘113所在区域,这样在切割工艺中,即使出现切割偏移,也能确保第一连接线131的断面能从塑封体140的表面露出,确保与金属层150的可靠连接,从而实现可靠的电磁屏蔽效果。其次,交错分布的第一连接线131,其露出塑封体140的断面不止一个,只要有一个断面与金属层150连接即可实现电磁屏蔽功能,可靠性更高。最后,交叉分布的多条第一连接线131还能对芯片120起到更好的支撑作用。
第一连接线131具有接地属性,其方式有很多种。可选地,基板110上的第二焊盘113具有接地属性,只要第一连接线131与第二焊盘113电连接,即可实现接地功能。比如,基板110上设有导电胶125,第一连接线131通过导电胶125与第二焊盘113电连接。或者,第二焊盘113上设有第二连接线133,第二连接线133与第一连接线131相互接触而实现电连接。或者,第二焊盘113上设有第二连接线133,第二连接线133与第一连接线131通过导电胶125实现电连接。或者,第一连接线131直接与第二焊盘113连接,也可以实现第一连接线131的接地功能。在实际制作工艺中,可以选择上述的多种接地方式中的一种或多种组合,这里不作具体限定。
本实施例中,芯片120采用正装方式贴装,芯片120位于第一连接线131的上方,芯片120上的功能焊点121通过打线的方式与基板110上的第一焊盘111连接,即功能焊点121与第一焊盘111之间设置第三连接线135,以实现芯片120与基板110的功能连接。芯片120上的接地焊点123通过打线的方式与基板110上的第二焊盘113连接,即接地焊点123与第二焊盘113之间设置第四连接线137,以实现芯片120的接地功能。芯片120与基板110之间设有导电胶125,第二焊盘113上设有第二连接线133,第一连接线131与第二连接线133通过导电胶125实现电连接,从而使得第一连接线131具有接地属性;当然,第二连接线133与第一连接线131可以相互接触。可以理解,若第二焊盘113的数量为一个,第二连接线133的两端连接在同一个第二焊盘113上,第二连接线133呈拱形,导电胶125固化后第二连接线133对第一连接线131起到支撑作用,防止第一连接线131塌陷,从而也对芯片120起到更好的支撑作用。若第二焊盘113的数量为多个,第二连接线133的两端可以连接在不同的两个第二焊盘113上,当然,也可以是第二连接线133的两端连接在同一个第二焊盘113上,这里不作具体限定。
本发明实施例提供的电磁屏蔽结构100,制作工艺简单,结构强度高,不易塌陷,第一连接线131的断面(即塑封体140上的接地端)不止一个,与金属层150连接更加可靠,电磁屏蔽效果更好,不会出现电磁屏蔽失效的问题,从而有效防止各种芯片120和元器件之间互相产生的电磁干扰。
第二实施例
请参考图3至图10,本发明实施例提供了一种电磁屏蔽结构100制作工艺,其主要步骤包括:
提供基板110,在基板110上形成第一焊盘111、第二焊盘113和多个第三焊盘115,其中,第一焊盘111的数量与芯片120上功能焊点121的数量对应,第一焊盘111用于实现芯片120的功能连接,第二焊盘113用于实现芯片120的接地,多个第三焊盘115间隔设置且将芯片120、第一焊盘111和第二焊盘113包围其中。需要说明的是,第一焊盘111和第二焊盘113分别设置在芯片120的周围,第三焊盘115可以设置在芯片120相对的两侧或设置在芯片120的四周,这里不作具体限定。
在第三焊盘115之间设置具有接地属性的第一连接线131;其中,每条第一连接线131的两端分别与两个第三焊盘115电连接,多条第一连接线131交错分布。可选地,第三焊盘115设置在芯片120的四周,芯片120两侧相对的第三焊盘115通过打线方式连接,即每相对的两个第三焊盘115通过一条第一连接线131连接,第一连接线131横跨芯片120、第一焊盘111和第二焊盘113所在的区域,多条第一连接线131以十字网格状分布,当然,并不仅限于此,第一连接线131的分布方式还可以根据实际情况灵活布设。可选地,第二焊盘113为接地焊盘,在第二焊盘113上打线,设置第二连接线133,第二连接线133的两端分别连接在两个第二焊盘113上;或者,第二连接线133的两端连接在同一个第二焊盘113上;或者第二连接线133的设置方式包括上述两种情况,这里不作具体限定。本实施例中,第二连接线133与第一连接线131接触,起到支撑第一连接线131的作用,同时实现第一连接线131和第二连接线133电连接,使得第一连接线131具有接地属性。当然,在其他可选的实施方式中,第二连接线133也可以省略,第一连接线131通过导电胶125与第二焊盘113连接,实现接地功能。
在基板110上贴装芯片120。芯片120的底部即芯片120靠近基板110的一侧设置导电胶125,利用导电胶125的粘性实现芯片120与基板110粘接,以及利用导电胶125体的粘性和导电性能将第二连接线133与第一连接线131固定,并实现电性相连。此外,可以理解,多条第一连接线131之间也可以通过导电胶125来实现电性相连。对导电胶125进行烘烤固化。可选地,通过烘烤固化胶体,可以实现芯片120、第一连接线131和第二连接线133的固定。可选地,导电胶125可以选择银胶或者含有导电颗粒的树脂,通过高温烘烤烧结导电颗粒,实现第一连接线131与第二连接线133、第一连接线131与第二焊盘113、以及多条第一连接线131之间的电性相连。之后,本实施例中,芯片120采用正装方式,分别与第一焊盘111和第二焊盘113电连接,且芯片120位于第一连接线131上。可选地,芯片120与第一焊盘111之间打线,通过第三连接线135实现芯片120与基板110的功能连接;芯片120与第二焊盘113之间打线,通过第四连接线137实现芯片120的接地功能。
在基板110上形成塑封体140,以保护芯片120、第一焊盘111、第二焊盘113、第三焊盘115、第一连接线131、第二连接线133、第三连接线135以及第四连接线137。可选地,对整个基板110表面进行塑封,塑封体140将连接好的线路塑封起来,塑封体140起到保护线路作用。
在基板110远离塑封体140的一侧植球,即在基板110的背面植球。通过在基板110的背面实施植球工艺,植球包括但不限于设置锡球160等金属球,背面的锡球160用于该封装结构与外部模块相连。
沿切割道对塑封体140和基板110切割,形成单颗产品。图8中的竖直虚线表示切割道所在的位置,其中,切割道位于第三焊盘115靠近芯片120的一侧,以使切割后第一连接线131的断面从单颗产品的塑封体140的侧面露出。容易理解,切割后,单颗产品中并不包括第三焊盘115,即第三焊盘115在切割后被去除,仅有部分第一连接线131保留在单颗产品上,且第一连接线131被切割后的断面从单颗产品的塑封体140的侧面露出,作为封装结构的接地端。由于第一连接线131横跨第一焊盘111、第二焊盘113以及芯片120所在的区域,跨度较大,切割后很容易将第一连接线131切断,使得第一连接线131的断面从单颗产品的塑封体140的侧面露出,即单颗产品的四个侧面均包括第一连接线131形成的接地端。这样不会存在切割平移导致屏蔽无效的问题,该工艺中对切割工艺的要求更低,操作更加方便。此外,也避免了传统工艺中需要在塑封体140上开槽露出接地端的步骤,从而避免了开槽带来的一系列问题,包括但不限于对接地端的损坏、对芯片120的损坏以及对封装结构内连接线路的破坏等。
在单颗产品的塑封体140表面形成金属层150,以使金属层150与第一连接线131的断面电连接。可选地,将单颗产品放置于治具上,在植球的一面即基板110的背面贴保护膜,保护基板110的背面,防止金属层150与底部的锡球160连接。在塑封体140的上表面以及四个侧面(包括基板110的四个侧面)进行金属溅射,形成金属层150。金属溅射工艺中,金属层150与第一连接线131的断面连接,从而使得该单颗产品具有电磁屏蔽功能。在其他可选的实施方式中,金属层150的设置也可以通过镀设金属层150,或者贴设金属膜等方式形成,这里不作具体限定。最后将单颗产品从治具上移开,并去除基板110的背面的保护膜。
需要说明的是,由于第一连接线131交错分布,单颗产品的每个侧面会形成至少一个接地端,本实施例中,每个侧面会露出多个第一连接线131的断面,只要其中任何一个第一连接线131的断面与金属层150连接,即可实现电磁屏蔽功能,具有抗电磁干扰的效果。若多个第一连接线131的断面分别与金属层150连接,则单颗产品实现四周接地,提升接地性能,电磁屏蔽功能更加可靠,屏蔽效果更好。这样,也降低了金属层150的工艺设置要求,不会出现由于金属层150设置不均匀、溅射不完整或其它原因导致屏蔽无效的现象。
本实施例中未提及的其它部分内容,与第一实施例中描述的内容相似,这里不再赘述。
综上所述,本发明实施例提供的一种电磁屏蔽结构100制作工艺和电磁屏蔽结构100,具有以下几个方面的有益效果:
本发明实施例提供的电磁屏蔽结构100制作工艺,工艺更加简单,且在提升电磁屏蔽效果的同时,降低了工艺制作要求,包括但不限于切割工艺要求以及金属溅射要求,解决了传统工艺中开槽以露出接地端带来的缺陷,避免了传统工艺中由于切割偏移导致电磁屏蔽失效的问题,能够在单颗产品的四周形成接地端,大幅提升接地性能,确保稳定的电磁屏蔽功能,提高封装质量和封装效率。
本发明实施例提供的电磁屏蔽结构100,可在单颗产品的四周形成接地,提升接地性能,确保第一连接线131形成的接地端能够与金属层150有效连接,从而保证该封装结构具有可靠的、稳定的电磁屏蔽功能,改善电磁屏蔽效果,进而提高产品的竞争优势。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种电磁屏蔽结构制作工艺,其特征在于,包括:
提供基板,在所述基板上形成第一焊盘、第二焊盘和多个第三焊盘,其中,多个所述第三焊盘间隔设置且将所述第一焊盘和所述第二焊盘包围;
在所述第三焊盘之间设置具有接地属性的第一连接线;其中,每条所述第一连接线的两端分别与两个所述第三焊盘电连接;
在所述基板上贴装芯片;其中,所述芯片分别与所述第一焊盘和所述第二焊盘电连接,且所述芯片位于所述第一连接线上;
在所述基板上形成塑封体,以保护所述芯片、所述第一焊盘、所述第二焊盘、所述第三焊盘以及所述第一连接线;
在所述基板远离所述塑封体的一侧植球;
沿切割道对所述塑封体和所述基板切割,形成单颗产品;其中,所述切割道位于所述第三焊盘靠近所述芯片的一侧,以使切割后所述第一连接线的断面从所述塑封体的侧面露出;
在所述单颗产品的塑封体表面形成金属层,以使所述金属层与所述第一连接线的断面电连接。
2.根据权利要求1所述的电磁屏蔽结构制作工艺,其特征在于,在所述第三焊盘之间设置具有接地属性的第一连接线的步骤中:所述第二焊盘接地,所述第一连接线与所述第二焊盘电连接。
3.根据权利要求2所述的电磁屏蔽结构制作工艺,其特征在于,所述第一连接线与所述第二焊盘电连接的步骤包括:
多个所述第二焊盘之间设有第二连接线,所述第一连接线与所述第二连接线连接。
4.根据权利要求3所述的电磁屏蔽结构制作工艺,其特征在于,多个所述第二焊盘之间设有第二连接线的步骤包括:
所述第二连接线的两端分别连接在两个所述第二焊盘上,或者,所述第二连接线的两端连接在同一个所述第二焊盘上。
5.根据权利要求2至4中任一项所述的电磁屏蔽结构制作工艺,其特征在于,所述第一连接线与所述第二焊盘电连接的步骤包括:
在所述基板上设置导电胶,所述第一连接线通过所述导电胶与所述第二焊盘电连接。
6.根据权利要求5所述的电磁屏蔽结构制作工艺,其特征在于,在所述基板上设置导电胶的步骤之后,对所述导电胶进行烘烤固化。
7.根据权利要求1所述的电磁屏蔽结构制作工艺,其特征在于,在所述基板上贴装芯片的步骤中:
在所述芯片与所述第一焊盘之间设置第三连接线,以实现所述芯片与所述基板的电连接;
在所述芯片与所述第二焊盘之间设置第四连接线,以实现所述芯片的接地。
8.根据权利要求1所述的电磁屏蔽结构制作工艺,其特征在于,在所述单颗产品的塑封体表面形成金属层的步骤包括:
将所述单颗产品放置于治具上,在植球的一面贴保护膜,在所述塑封体的表面以及四个侧面进行金属溅射,形成金属层。
9.一种电磁屏蔽结构,其特征在于,采用权利要求1至8中任一项所述的电磁屏蔽结构制作工艺制作而成,所述电磁屏蔽结构包括基板、芯片、塑封体和金属层;
所述基板上间隔设有第一焊盘、第二焊盘和多个第三焊盘,所述第一焊盘和所述第二焊盘位于多个所述第三焊盘形成的围合空间内;多个所述第三焊盘之间设有具有接地属性的第一连接线,所述芯片位于所述第一连接线上;
所述芯片与所述第一焊盘电连接;所述芯片与所述第二焊盘电连接以实现所述芯片接地;所述塑封体设置在所述基板上,以保护所述芯片、所述第一焊盘、所述第二焊盘、所述第三焊盘以及所述第一连接线;
所述第三焊盘用于在切割所述塑封体和所述基板形成单颗产品后,使所述第一连接线的断面露出所述塑封体,所述金属层设于所述塑封体的表面以与所述第一连接线的断面电连接。
10.根据权利要求9所述的电磁屏蔽结构,其特征在于,所述第二焊盘上设有第二连接线,所述第二连接线与所述第一连接线电连接。
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Citations (4)
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---|---|---|---|---|
JP2000101213A (ja) * | 1998-09-28 | 2000-04-07 | Fujitsu Denso Ltd | プリント基板およびその製造方法 |
TW201247092A (en) * | 2011-05-02 | 2012-11-16 | Powertech Technology Inc | Semiconductor package for improving ground connection of electromagnetic shielding layer |
CN105990317A (zh) * | 2015-02-25 | 2016-10-05 | 晟碟信息科技(上海)有限公司 | 具有电磁干扰屏蔽层和半导体装置和其制造方法 |
US20190051616A1 (en) * | 2016-03-10 | 2019-02-14 | Amkor Technology Inc. | Semiconductor device having conductive wire with increased attachment angle and method |
-
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000101213A (ja) * | 1998-09-28 | 2000-04-07 | Fujitsu Denso Ltd | プリント基板およびその製造方法 |
TW201247092A (en) * | 2011-05-02 | 2012-11-16 | Powertech Technology Inc | Semiconductor package for improving ground connection of electromagnetic shielding layer |
CN105990317A (zh) * | 2015-02-25 | 2016-10-05 | 晟碟信息科技(上海)有限公司 | 具有电磁干扰屏蔽层和半导体装置和其制造方法 |
US20190051616A1 (en) * | 2016-03-10 | 2019-02-14 | Amkor Technology Inc. | Semiconductor device having conductive wire with increased attachment angle and method |
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