CN112965407A - 一种应用于陀螺控制***的SoC芯片结构 - Google Patents

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刘林涛
白明顺
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Abstract

本发明公开了一种应用于陀螺控制***的SoC芯片结构，包括总线、桥、CPU子***、存储器子***、控制输出子***、输入采样子***、外设子***和时钟复位子***，总线包括高速总线和低速总线；高速总线与低速总线通过桥连接等；本发明先通过DAC和同步输出模块输出给陀螺制动分***，再由片内集成的ADC实现陀螺控制***中的信号转换，再由32位RISC CPU进行数据的分析处理，从而实现陀螺控制***的环路控制等，有效解决了陀螺控制***分立器件集成实现方案的***开发复杂度高、体积大的问题。

Description

一种应用于陀螺控制***的SoC芯片结构
技术领域
本发明涉及精密控制领域SoC芯片结构，更为具体的，涉及一种应用于陀螺控制***的SoC芯片结构。
背景技术
目前，陀螺的控制***主要采用FPGA+/ADC/DAC等分立器件实现的方式。如国内外公司和相关单位在进行陀螺控制***研发设计时，采用的是FPGA+ADC/DAC芯片等分立器件集成的方案，如图1所示。这主要是因为目前还没有针对陀螺控制***的应用需求而开发的专用控制SoC芯片，所以只能采用分立器件二次集成方案，这增加了陀螺***研发的复杂度，并且分立器件集成实现的控制***体积大，使得陀螺的微型化遭遇瓶颈。
发明内容
本发明的目的在于克服现有技术的不足，提供一种应用于陀螺控制***的SoC芯片结构，实现了陀螺控制与处理***的单片化和低功耗，解决了陀螺控制与处理***分立器件方案开发复杂度高、体积大的问题。
本发明的目的是通过以下方案实现的：
一种应用于陀螺控制***的SoC芯片结构，包括总线、桥、CPU子***、存储器子***、控制输出子***、输入采样子***、外设子***和时钟复位子***，所述总线包括高速总线和低速总线；高速总线与低速总线通过桥连接；所述CPU子***与高速总线连接，高速总线分别与存储器子***和桥连接；所述控制输出子***与低速总线连接，低速总线与桥连接；所述输入采样子***与低速总线连接；所述外设子***与低速总线连接；所述时钟复位子***与低速总线连接；所述控制输出子***包括DAC模块和同步输出模块；所述DAC模块和同步输出模块均与低速总线连接。
进一步地，所述控制输出子***包括两个总线接口，用于接收CPU子***通过总线传递过来的控制信息，并进行控制信息的分解并传递数据给三路DAC模块和同步输出模块。
进一步地，所述输入采样子***包括三路ADC模块和三路滤波器；所述三路ADC和三路滤波器均与低速总线连接，并且所述三路ADC的输入端与三路滤波器的输出端相连。
进一步地，所述CPU子***包括中央处理器、唤醒中断控制器和调试接口；所述唤醒中断控制器与中央处理器连接，用于完成唤醒和中断控制功能；所述调试接口与中央处理器连接，用于实现芯片调试功能；所述CPU子***以高速总线上主设备的方式工作，通过高速总线与其他子***连接与通信。
进一步地，所述存储器子***包括DMA模块、SRAM模块和eflash模块；所述DMA模块、SRAM模块和eflash模块均与高速总线连接。
进一步地，所述外设子***包括UART模块、SPI模块、GPIO模块和TIMERS模块；所述UART模块、SPI模块、GPIO模块和TIMERS模块均为通用模块，所述UART模块、SPI模块、GPIO模块和TIMERS模块均与低速总线连接。
进一步地，所述时钟复位子***包括PLL模块、POR模块和CLK/RST模块；所述PLL模块、POR模块为通用片上锁相环和上电复位电路模块，所述PLL模块用于实现3、4等倍频功能；所述CLK/RST模块用于实现对时钟和复位信号的整形滤波处理功能。
进一步地，片外三路信号依次通过片内三路滤波器和三路ADC模块。
进一步地，所述DAC模块包括三路DAC模块。
本发明的有益效果是：
本发明实现了陀螺控制***的单片化和低功耗，解决了陀螺控制***分立器件集成实现方案的***开发复杂度高、体积大、不利于陀螺微型化的问题；具体的，CPU控制DAC模块和同步输出模块输出给陀螺制动分***，再由片内集成的ADC实现陀螺控制***中的信号转换；再由32位RISC CPU进行数据的分析处理，从而实现陀螺控制***的环路控制，从而实现了陀螺控制***的单片化和低功耗，使得基于该发明的SoC芯片不但可以满足陀螺控制***的应用需求，还能满足类似精密控制领域的应用需求。
在本发明的实施例中，三路ADC模块用于X、Y、Z三个方向的数据采集，并且三路DAC模块还用于X、Y、Z三个方向的信号驱动，同时还利用同步输出模块在陀螺控制***中起到同步控制的作用，实现陀螺控制***的环路控制的同时，实现陀螺控制***的单片化和低功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有陀螺控制***的结构示意图；
图2为本发明实施例一种应用于陀螺控制***的SoC芯片结构示意图。
具体实施方式
本说明书中所有实施例公开的所有特征，或隐含公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合和/或扩展、替换。
如图1，2所示，一种应用于陀螺控制***的SoC芯片结构，包括总线、桥、CPU子***、存储器子***、控制输出子***、输入采样子***、外设子***和时钟复位子***，所述总线包括高速总线和低速总线；高速总线与低速总线通过桥连接；所述CPU子***与高速总线连接，高速总线分别与存储器子***和桥连接；所述控制输出子***与低速总线连接，低速总线与桥连接；所述输入采样子***与低速总线连接；所述外设子***与低速总线连接；所述时钟复位子***与低速总线连接；所述控制输出子***包括三路DAC模块和同步输出模块；所述三路DAC模块和同步输出模块均与低速总线连接。
进一步地，所述控制输出子***包括两个总线接口，用于接收CPU子***通过总线传递过来的控制信息，并进行控制信息的分解并传递数据给三路DAC模块和同步输出模块。
进一步地，所述输入采样子***包括三路ADC模块和三路滤波器；所述三路ADC和三路滤波器均与低速总线连接，并且所述三路ADC的输入端与三路滤波器的输出端相连。
进一步地，所述CPU子***包括中央处理器、唤醒中断控制器和调试接口；所述唤醒中断控制器与中央处理器连接，用于完成唤醒和中断控制功能；所述调试接口与中央处理器连接，用于实现芯片调试功能；所述CPU子***以高速总线上主设备的方式工作，通过高速总线与其他子***连接与通信。
进一步地，所述存储器子***包括DMA模块、SRAM模块和eflash模块；所述DMA模块、SRAM模块和eflash模块均与高速总线连接。
进一步地，所述外设子***包括UART模块、SPI模块、GPIO模块和TIMERS模块；所述UART模块、SPI模块、GPIO模块和TIMERS模块均为通用模块，所述UART模块、SPI模块、GPIO模块和TIMERS模块均与低速总线连接。
进一步地，所述时钟复位子***包括PLL模块、POR模块和CLK/RST模块；所述PLL模块、POR模块为通用片上锁相环和上电复位电路模块，所述PLL模块用于实现3、4等倍频功能；所述CLK/RST模块用于实现对时钟和复位信号的整形滤波处理功能。
进一步地，片外三路信号依次通过片内三路滤波器和三路ADC模块。
进一步地，所述DAC模块包括三路DAC模块。
在本发明的其他实施例中，陀螺控制***包括DAC模块和同步输出、ADC信号采集和CPU处理组成。
如图2所示，本发明一种应用于陀螺控制***的SoC芯片结构的较佳实施方式包括CPU子***(CPU Subsystem)、存储器子***(Memory Subsystem)、总线(AHB Bus和APBBus)、桥(Bridge)、控制输出子***(Output Subsystem)、输入采样子***(SampleSubsystem)、通用外设子***(Peripheral Subsystem)和时钟复位子***(CLK/RSTSubsystem)。
CPU子***(CPU Subsystem)作为总线AHB Bus上的主设备，通过AHB Bus和存储器子***(Memory Subsystem)、桥(Bridge)连接。AHB Bus通过桥(Bridge)和APB Bus连接。控制输出子***(Output Subsystem)、输入采样子***(Sample Subsystem)、通用外设子***(Peripheral Subsystem)和时钟复位子***(CLK/RST Subsystem)通过总线APB Bus连接。
CPU子***(CPU Subsystem)包括中央处理器(CPU)、唤醒中断控制器(WIC)和调试接口(SWD)。WIC与CPU相连，完成唤醒和中断控制功能。SWD与CPU相连，实现芯片调试功能。CPU Subsystem以AHB Bus总线上主设备的方式工作，通过AHB Bus与其他子***连接与通信。
存储器子***(Memory Subsystem)包括DMA、SRAM和eflash。DMA、SRAM和eflash为通用模块，Memory Subsystem中的每个模块都与AHB Bus连接。
控制输出子***(Output Subsystem)包括三路DAC模块和同步输出模块。OutputSubsystem中的每个模块都与APB Bus连接。
输入采样子***(Sample Subsystem)包含ADC模块和滤波器。Sample Subsystem中的每个模块都与APB Bus连接，并且ADC的输入和滤波器相连，具有较好的扩展性，可满足不同的伺服控制***的应用需求。
通用外设子***(Peripheral Subsystem)包括UART、SPI、GPIO和TIMERS。UART、SPI、GPIO和TIMERS都为通用模块，Peripheral Subsystem中的每个模块都与APB Bus连接。通用外设子***可实现本芯片对陀螺其他***的控制和信息交互，以及和上位机的信息交互等操作。
时钟复位子***(CLK/RST Subsystem)包括PLL(Phase Locked Loop)、POR(PowerOn Reset)和CLK/RST。PLL、POR分别为通用片上锁相环和上电复位电路模块，PLL实现3、4等倍频功能。CLK/RST实现对时钟和复位信号的整形滤波处理等功能，从而为***提供一个干净、可靠的时钟和复位信号。
本发明实施例中，先通过DAC和同步输出模块输出给陀螺制动分***，再由片内集成的ADC实现陀螺控制***中的信号转换，再由32位RISC CPU进行数据的分析处理，从而实现陀螺控制***的环路控制等，有效解决了陀螺控制***分立器件集成实现方案的***开发复杂度高、体积大的问题。通过采用本发明实施例SoC芯片结构，不但可以实现陀螺***的控制，还可以覆盖大部分精密测量领域的伺服控制应用需求。
本发明通过将陀螺控制***需求的高精度ADC等高性能模拟电路单元进行低功耗设计及单片集成，实现了陀螺控制***的低功耗和单片化，解决了陀螺控制***分立器件集成实现方案的***开发复杂度高、体积大、不利于陀螺微型化的问题使得基于该发明的SoC芯片不但可以满足陀螺控制***的应用需求，还能满足类似精密控制领域的应用需求。

Claims (9)

1.一种应用于陀螺控制***的SoC芯片结构，其特征在于，包括总线、桥、CPU子***、存储器子***、控制输出子***、输入采样子***、外设子***和时钟复位子***，所述总线包括高速总线和低速总线；高速总线与低速总线通过桥连接；所述CPU子***与高速总线连接，高速总线分别与存储器子***和桥连接；所述控制输出子***与低速总线连接，低速总线与桥连接；所述输入采样子***与低速总线连接；所述外设子***与低速总线连接；所述时钟复位子***与低速总线连接；所述控制输出子***包括DAC模块和同步输出模块；所述DAC模块和同步输出模块均与低速总线连接。
2.根据权利要求1所述的一种应用于陀螺控制***的SoC芯片结构，其特征在于，所述控制输出子***包括两个总线接口，用于接收CPU子***通过总线传递过来的控制信息，并进行控制信息的分解并传递数据给三路DAC模块和同步输出模块。
3.根据权利要求1或2任一所述的一种应用于陀螺控制***的SoC芯片结构，其特征在于，所述输入采样子***包括三路ADC模块和三路滤波器；所述三路ADC和三路滤波器均与低速总线连接，并且所述三路ADC的输入端与三路滤波器的输出端相连。
4.根据权利要求3所述的一种应用于陀螺控制***的SoC芯片结构，其特征在于，所述CPU子***包括中央处理器、唤醒中断控制器和调试接口；所述唤醒中断控制器与中央处理器连接，用于完成唤醒和中断控制功能；所述调试接口与中央处理器连接，用于实现芯片调试功能；所述CPU子***以高速总线上主设备的方式工作，通过高速总线与其他子***连接与通信。
5.根据权利要求3所述的一种应用于陀螺控制***的SoC芯片结构，其特征在于，所述存储器子***包括DMA模块、SRAM模块和eflash模块；所述DMA模块、SRAM模块和eflash模块均与高速总线连接。
6.根据权利要求1所述的一种应用于陀螺控制***的SoC芯片结构，其特征在于，所述外设子***包括UART模块、SPI模块、GPIO模块和TIMERS模块；所述UART模块、SPI模块、GPIO模块和TIMERS模块均为通用模块，所述UART模块、SPI模块、GPIO模块和TIMERS模块均与低速总线连接。
7.根据权利要求3所述的一种应用于陀螺控制***的SoC芯片结构，其特征在于，所述时钟复位子***包括PLL模块、POR模块和CLK/RST模块；所述PLL模块、POR模块为通用片上锁相环和上电复位电路模块，所述PLL模块用于实现3、4等倍频功能；所述CLK/RST模块用于实现对时钟和复位信号的整形滤波处理功能。
8.根据权利要求3所述的一种应用于陀螺控制***的SoC芯片结构，其特征在于，片外三路信号依次通过片内三路滤波器和三路ADC模块。
9.根据权利要求3所述的一种应用于陀螺控制***的SoC芯片结构，其特征在于，所述DAC模块包括三路DAC模块。
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