CN112924849B - 一种应用于相位调整电路的误差补偿计算方法 - Google Patents

一种应用于相位调整电路的误差补偿计算方法 Download PDF

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Abstract

本发明涉及半导体测试技术领域，具体地说是一种应用于相位调整电路的误差补偿计算方法。具体流程如下：S1：FPGA初始化；S2：FPGA自检，若显示正常，则继续步骤S3；若自检显示有误，则***上报错误；S3：读取FPGA使用时间的长度；S4：计算电路漂移系数K=（1＋αt）*(1‑βt)*(1‑γ
Figure 100004_DEST_PATH_IMAGE001
)；S5：根据电路漂移系数，计算相位补偿值T=RC*Ln[UVG1/(UVG1‑UC)]*K=RC*Ln[UVG1/(UVG1‑UC)]*（1＋αt）*(1‑βt)*(1‑γ
Figure 895904DEST_PATH_IMAGE001
)；S6：计算出需要输出给相位调整电路的比较器的电压值；S7：将输出的电压值给相位调整电路的数模转换器；S8：相位调整电路补偿配置完成。同现有技术相比，采用实测对相位偏移误差和时间建模，从而预测相位调整电路随时间产生误差，低成本方便的实现对使用时间造成的误差进行补偿。

Description

一种应用于相位调整电路的误差补偿计算方法
技术领域
本发明涉及半导体测试技术领域，具体地说是一种应用于相位调整电路的误差补偿计算方法。
背景技术
在芯片自动测试机领域，常常需要对某些信号做输出波形相位的调整，对于高速信号来说，精确的相位控制电路代表着测试机的设计水平，直接影响到测试厂对芯片的测试效果。业内传统使用FPGA对高频时钟计数的方式来做信号相位调整，这种方式有两个不足：一是相位调整只能是高频时钟周期的整数倍，无法做到无极调整；二是如果信号频率较快，需要选用高阶的FPGA，对成本和FPGA设计都是一个挑战。特别的，当实际电路采用的芯片和阻容随着使用时间的增加，其特性会随时间产生偏移，大部分测试机会要求测试机使用者每隔3~6个月对测试机进行校准，通常直流方面的校准会比较容易，采用相应的校准仪表即可，但是相位调整电路的校准会需要用到高阶示波器，在用户现场很难满足条件。如果长时间不进行相位调整电路的校准，会造成相位调整结果随时间发生偏移。
发明内容
本发明为克服现有技术的不足，提供一种应用于相位调整电路的误差补偿计算方法，采用实测对相位偏移误差和时间建模，从而预测相位调整电路随时间产生误差，低成本方便的实现对使用时间造成的误差进行补偿。
为实现上述目的，设计一种应用于相位调整电路的误差补偿计算方法，包括FPGA、相位调整电路，FPGA与相位调整电路连接，相位调整电路内包括数模转换器和比较器，其特征在于：具体流程如下：
S1：FPGA初始化开始；
S2：FPGA自检，若自检显示正常，则继续步骤S3；若自检显示有误，则***上报错误；
S3：读取FPGA使用时间的长度；
S4：计算电路漂移系数K=（1＋αt）* (1-βt) * (1- γ
Figure DEST_PATH_IMAGE001
)；
S5：根据电路漂移系数，计算相位
补偿值T = RC*Ln[UVG1/( UVG1-UC)] * K= RC*Ln[UVG1/( UVG1-UC)] * （1＋αt）*(1-βt) * (1- γ
Figure 389588DEST_PATH_IMAGE001
)；
S6：计算出需要输出给相位调整电路的比较器的电压值；
S7：将输出的电压值给相位调整电路的数模转换器；
S8：相位调整电路补偿配置完成。
所述的相位补偿系数K=（1＋αt）* (1-βt) * (1- γ
Figure 399133DEST_PATH_IMAGE001
)，FPGA的使用时间对于电阻的影响公式为 R=R0 *（1＋αt），其中R0是初始时的精确阻值，α为电阻的电阻时间系数，通过具体实验可以测出电路中采用电阻的系数；C = C0 * (1-βt)，经实验得出电容量每年的损耗大概在1%~2%；运放增益随时间的变化多在10mV/年，变化因子考虑为 1- γ
Figure 714708DEST_PATH_IMAGE001
。
所述的FPGA自检为通过FPGA和相位调整电路的数模转换器产生一个精细可调电压输入相位调整电路的比较器负端；相位调整的高速信号输入相位调整电路的比较器正端；两个电压输入到比较器的两端，通过调整比较器负端的电压，可以在比较器的输出端得到不同相位的波形。
本发明同现有技术相比，提供一种应用于相位调整电路的误差补偿计算方法，采用实测对相位偏移误差和时间建模，从而预测相位调整电路随时间产生误差，低成本方便的实现对使用时间造成的误差进行补偿。
附图说明
图1为本发明流程图。
图2为相位调整电路图。
具体实施方式
下面根据附图对本发明做进一步的说明。
如图1所示，一种应用于相位调整电路的误差补偿计算方法，FPGA与相位调整电路连接，相位调整电路内包括数模转换器和比较器，具体流程如下：
S1：FPGA初始化开始；
S2：FPGA自检，若自检显示正常，则继续步骤S3；若自检显示有误，则***上报错误；
S3：读取FPGA使用时间的长度；
S4：计算电路漂移系数K=（1＋αt）* (1-βt) * (1- γ
Figure 784295DEST_PATH_IMAGE001
)；
S5：根据电路漂移系数，计算相位补偿值T = RC*Ln[UVG1/( UVG1-UC)] * K= RC*Ln[UVG1/( UVG1-UC)] * （1＋αt）* (1-βt) * (1- γ
Figure 480593DEST_PATH_IMAGE001
)；
S6：计算出需要输出给相位调整电路的比较器的电压值；
S7：将输出的电压值给相位调整电路的数模转换器；
S8：相位调整电路补偿配置完成。
相位补偿系数K=（1＋αt）* (1-βt) * (1- γ
Figure 231511DEST_PATH_IMAGE001
)，FPGA的使用时间对于电阻的影响公式为 R=R0 *（1＋αt），其中R0是初始时的精确阻值，α为电阻的电阻时间系数，通过具体实验可以测出电路中采用电阻的系数；C = C0 * (1-βt)，经实验得出电容量每年的损耗大概在1%~2%；运放增益随时间的变化多在10mV/年，变化因子考虑为 1- γ
Figure 779690DEST_PATH_IMAGE001
。
FPGA自检为通过FPGA和相位调整电路的数模转换器产生一个精细可调电压输入相位调整电路的比较器负端；相位调整的高速信号输入相位调整电路的比较器正端；两个电压输入到比较器的两端，通过调整比较器负端的电压，可以在比较器的输出端得到不同相位的波形。
可以通过FPGA记录和读取使用时间的长度，再通过示波器实际的测量，对时间跟相位漂移建模。后续在测试机的使用中，FPGA会依据这个补偿模型和实际使用时间长度，来计算比较器负端电压设定值。
如图2所示，其中电阻R1和电容C1用于RC上升时间延迟的调整，由RC充电时间公式推导电容C1上的电压，UC=UVG1 * (1- e-t/rc)，所以延迟误差t=RC*Ln[UVG1/( UVG1-UC)]， 其中UC为电容C1的电压，电容C1上的电压会随着电阻R1对其的充电逐渐升高，也就是数模转换器IOP1的输入正端的电压会逐渐升高，电阻R5及电阻R2构成运放的放大电路，实际应用可以根据具体电压需求来调整成期望的放大倍数。
LMV393为比较器U1的型号，其正端为前一级数模转换器IOP1的输出电压UO = UC *(1+ R2/R1)（即放大后的Uc）。比较器U1的负端输入电压UVS1，即图2中的VS1电压，为FPGA通过DAC调整的，为可编程端。随着比较器U1正端的 UO的上升，当UO > UVS1时，比较器U1输出端反向，发出上升沿，这个上升沿的延迟是可以通过调整比较器负端输入的VS1的电压来调整的。
电路中的电阻R1、电容 C1、数模转换器IOP1、VS1和比较器U1等均存在随时间漂移，当使用时间发生变化时其运放增益，阻值，容值，输出电压等参数均可能发生变化。该电路可能由于自动测试机使用时间的推移，相位调整电路的输出会发生改变，由此建立数学模型，针对相位随时间变化T=RC*Ln[UVG1/( UVG1-UC)]建立数学模型，以求得更为精确的误差补偿。
使用时间对于电阻的影响公式为 R=R0 *（1＋αt），其中R0是初始时的精确阻值，α为电阻的电阻时间系数，通过具体实验可以测出电路中采用电阻的系数，经实测α非常小。
使用时间对于X7R电容的容值影响比较大，呈现线性老化特性C=C0 * (1-βt)，经实验，电容量每年的损耗大概在1%~2%。
运放增益随时间的变化较小，多在10mV/年，变化因子考虑为 1- γ
Figure 20179DEST_PATH_IMAGE002
。
因此，电路漂移系数K =（1＋αt）* (1-βt) * (1- γ
Figure 705238DEST_PATH_IMAGE001
)。
最终计算延迟的补偿公式如下：T=RC*Ln[UVG1/( UVG1-UC)]*K；T=RC*Ln[UVG1/( UVG1-UC)]*（1＋αt）* (1-βt) * (1- γ
Figure 791006DEST_PATH_IMAGE001
)。
实施例：
基于Sandtek公司的Astar系列自动测试机，经过实际测量，得出α, β和γ参数数值如表一所示。
表一
α <0.0001(电阻老化)
β 1.1%
γ 0.003
带入延迟计算公式：假设阶跃信号源电压UVG1 = 2V，UC设定为50%的UVG1，即当UC到达输入阶跃信号50%的时候，比较器发生翻转，从而输出延迟后的讯号，即进行了相位的调整。当不考虑时间补偿时，计算如下：
设UVG1= 2V，UC= 1；带入T = RC*Ln[UVG1/( UVG1- UC)] = Ln[2/(2-1)] = 6.931us；加入时间补偿因子，假定时间t=1年，重新计算T：
T= RC*Ln[UVG1/( UVG1- UC)] *（1＋αt）* (1-βt) * (1- γ
Figure 612331DEST_PATH_IMAGE001
)
= 6.931 * (1+0.0001) * (1- 0.011) * (1 – 0.003)
= 6.931 * 0.986
= 6.835 us。
依据T= 6.835 带入之前公式T = RC*Ln[UVG1/( UVG1- UC)]，计算出调整后的UC。

Claims (2)

1.一种应用于相位调整电路的误差补偿计算方法，包括FPGA、相位调整电路，FPGA与相位调整电路连接，相位调整电路内包括数模转换器和比较器，其特征在于：具体流程如下：
S1：FPGA初始化开始；
S2：FPGA自检，若自检显示正常，则继续步骤S3；若自检显示有误，则***上报错误；
S3：读取FPGA使用时间的长度；
S4：计算电路漂移系数K=（1＋αt）* (1-βt) * (1- γ
Figure 282753DEST_PATH_IMAGE001
)；
S5：根据电路漂移系数，计算相位补偿值T = R0*C0*Ln[UVG1/( UVG1-UC)] * K= R0*C0*Ln[UVG1/( UVG1-UC)] * （1＋αt）* (1-βt) * (1- γ
Figure 165258DEST_PATH_IMAGE001
)；
S6：计算出需要输出给相位调整电路的比较器的电压值；
S7：将输出的电压值给相位调整电路的数模转换器；
S8：相位调整电路补偿配置完成；
所述的相位补偿系数K=（1＋αt）* (1-βt) * (1- γ
Figure 517742DEST_PATH_IMAGE001
)，FPGA的使用时间对于电阻的影响公式为 R=R0 *（1＋αt），其中R0是初始时的精确阻值，α为电阻的电阻时间系数，通过具体实验可以测出电路中采用电阻的系数；C = C0 * (1-βt)，经实验得出电容量每年的损耗大概在1%~2%；运放增益随时间的变化多在10mV/年，变化因子考虑为 1- γ
Figure 729516DEST_PATH_IMAGE001
。
2.根据权利要求1所述的一种应用于相位调整电路的误差补偿计算方法，其特征在于：所述的FPGA自检为通过FPGA和相位调整电路的数模转换器产生一个精细可调电压输入相位调整电路的比较器负端；相位调整的高速信号输入相位调整电路的比较器正端；两个电压输入到比较器的两端，通过调整比较器负端的电压，可以在比较器的输出端得到不同相位的波形。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105322965A (zh) * 2015-12-07 2016-02-10 中国科学院微电子研究所 具有延迟偏差检测和校准功能的数模转换器
CN205283410U (zh) * 2015-12-19 2016-06-01 蒋小春 基于fpga的高精度死区补偿装置
CN107070450A (zh) * 2016-11-30 2017-08-18 黄山学院 基于电荷域信号处理的多通道dac相位误差校准电路
CN107084662A (zh) * 2017-04-12 2017-08-22 合肥工业大学 基于fpga的正交信号实时处理方法
CN110166049A (zh) * 2019-06-10 2019-08-23 中车大连机车车辆有限公司 模数转换基准漂移自动补偿方法及装置
CN111998842A (zh) * 2020-06-30 2020-11-27 浙江大学 一种用于微机械陀螺检测模态接口电路相位延迟的在线实时自动补偿方法和***

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040210790A1 (en) * 2001-11-26 2004-10-21 Yongsam Moon 0.6-2.5 GBaud CMOS tracked 3X oversampling transceiver with dead zone phase detection for robust clock/data recovery
US7321259B1 (en) * 2005-10-06 2008-01-22 Altera Corporation Programmable logic enabled dynamic offset cancellation
US7728690B2 (en) * 2007-10-19 2010-06-01 Qualcomm, Incorporated Method and apparatus for compensating for tuning nonlinearity of an oscillator
US10985762B2 (en) * 2018-06-06 2021-04-20 Microchip Technology Incorporated Compensating for frequency variation of a crystal oscillator and related systems, methods and devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105322965A (zh) * 2015-12-07 2016-02-10 中国科学院微电子研究所 具有延迟偏差检测和校准功能的数模转换器
CN205283410U (zh) * 2015-12-19 2016-06-01 蒋小春 基于fpga的高精度死区补偿装置
CN107070450A (zh) * 2016-11-30 2017-08-18 黄山学院 基于电荷域信号处理的多通道dac相位误差校准电路
CN107084662A (zh) * 2017-04-12 2017-08-22 合肥工业大学 基于fpga的正交信号实时处理方法
CN110166049A (zh) * 2019-06-10 2019-08-23 中车大连机车车辆有限公司 模数转换基准漂移自动补偿方法及装置
CN111998842A (zh) * 2020-06-30 2020-11-27 浙江大学 一种用于微机械陀螺检测模态接口电路相位延迟的在线实时自动补偿方法和***

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