CN112909018A - 元件阵列基板及其制作方法 - Google Patents

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Abstract

一种元件阵列基板的制作方法，至少包括以下步骤。在基板上形成第一图案化导电层、具有第一通孔的绝缘层、以及具有待移除部分及保留部分的第二图案化导电层，保留部分填入第一通孔中而与第一图案化导电层电性连接；形成覆盖保留部分的图案化光阻层，且移除第二图案化导电层的待移除部分；移除图案化光阻层；形成具有源极、漏极、与叠层部分的第三图案化导电层，且叠层部分位于保留部分上；形成图案化覆盖层；以及形成像素电极。保留部分与叠层部分的总厚度，大于源极或漏极的厚度。此外，还提出一种元件阵列基板。

Description

元件阵列基板及其制作方法
技术领域
本发明是有关于一种元件阵列基板及其制作方法。
背景技术
在使用聚合物稳定配向(Polymer Sustained Alignment，PSA)技术的显示装置的制造过程中，为了降低走线的电阻值，通常会在半导体层图案的制程步骤之后，再进行一道通孔(VIA)光罩制程，以在栅极绝缘层上形成通孔。如此，可使得后续制作的第二导电层(Metal 2)，经由通孔而与先前制作的第一导电层(Metal 1)电性连接，进而降低走线的电阻值。
另外，为了避免良率过低，若是第二导电层在进行图案化后的断线或是短路过多，则通常会对第二导电层进行重做步骤(rework step)。
然而，当进行重做步骤时，所使用的蚀刻液在移除第二导电层后，还会沿着栅极绝缘层的通孔向下继续侵蚀第一导电层，如此一来，将造成通孔下方的第一导电层被掏空，导致良率变差。
发明内容
本发明提供一种元件阵列基板及其制作方法，良率佳。
本发明的一个实施例提出一种元件阵列基板的制作方法，包括：提供基板；在基板上形成第一图案化导电层，第一图案化导电层包括栅极；在基板上形成绝缘层，以覆盖第一图案化导电层；于绝缘层上形成半导体图案，且半导体图案位于栅极的上方；于绝缘层中形成第一通孔，以暴露出第一图案化导电层；在绝缘层上形成第二图案化导电层，该第二图案化导电层具有待移除部分及保留部分，保留部分填入第一通孔中，而与第一图案化导电层电性连接；形成图案化光阻层覆盖保留部分，且移除第二图案化导电层的待移除部分；移除图案化光阻层；在基板上形成第三图案化导电层，第三图案化导电层包括源极、漏极、与叠层部分，其中，叠层部分位于保留部分上；在基板上形成图案化覆盖层，图案化覆盖层具有第二通孔，以暴露出漏极；以及在基板上形成像素电极，像素电极经由第二通孔而与漏极电性连接；其中，保留部分与叠层部分的总厚度，大于第三图案化导电层的源极或漏极的厚度。
在本发明的一实施例中，第一图案化导电层还包括转接线的辅助部，叠层部分包括转接线的主要部，主要部通过保留部分与辅助部电性连接。
在本发明的一实施例中，转接线的主要部的线宽，小于转接线的辅助部的线宽。
在本发明的一实施例中，第一图案化导电层还包括共用电极，叠层部分包括桥接元件，桥接元件通过保留部分与共用电极电性连接。
在本发明的一实施例中，桥接元件的线宽，大于共用电极的线宽。
在本发明的一实施例中，第一图案化导电层还包括：与栅极连接的栅极线，叠层部分包括转接线的主要部，主要部通过保留部分与栅极线电性连接。
在本发明的一实施例中，栅极线在第一方向上延伸，转接线在与第一方向相交的第二方向上延伸。
在本发明的一实施例中，第三图案化导电层的材料与第二图案化导电层的材料相同。
在本发明的一实施例中，形成图案化覆盖层的步骤包括：在基板上形成第一保护层、彩色滤光层、与第二保护层；以及对于第一保护层、彩色滤光层、与第二保护层进行图案化制程。
本发明的一个实施例提出一种元件阵列基板，包括：基板、位于基板上的第一图案化导电层、绝缘层、半导体图案、第二图案化导电层、第三图案化导电层、图案化覆盖层、以及像素电极。第一图案化导电层包括栅极。绝缘层覆盖第一图案化导电层，绝缘层具有第一通孔。半导体图案位于绝缘层上、且位于栅极的上方。第二图案化导电层具有保留部分，该保留部分填入第一通孔中，而与第一图案化导电层电性连接。第三图案化导电层包括源极、漏极、与叠层部分，叠层部分位于保留部分上。图案化覆盖层具有第二通孔。像素电极经由第二通孔与漏极电性连接。保留部分与叠层部分的总厚度，大于第三图案化导电层的源极或漏极的厚度。
在本发明的一实施例中，保留部分与叠层部分的总厚度，与源极或漏极的厚度之差，介于
Figure BDA0002795662960000031
至
Figure BDA0002795662960000032
之间。
在本发明的一实施例中，第一图案化导电层还包括：转接线的辅助部；叠层部分包括转接线的主要部；主要部通过保留部分与辅助部电性连接。
在本发明的一实施例中，转接线的主要部的线宽，小于转接线的辅助部的线宽。
在本发明的一实施例中，第三图案化导电层还包括：与源极连接的数据线。
在本发明的一实施例中，第一图案化导电层还包括共用电极；叠层部分包括桥接元件；桥接元件通过保留部分与共用电极电性连接。
在本发明的一实施例中，桥接元件的线宽，大于共用电极的线宽。
在本发明的一实施例中，第一图案化导电层还包括：与栅极连接的栅极线；叠层部分包括转接线的主要部；主要部通过保留部分与栅极线电性连接。
在本发明的一实施例中，栅极线在第一方向上延伸，转接线在与第一方向相交的第二方向上延伸。
在本发明的一实施例中，第三图案化导电层的材料与第二图案化导电层的材料相同。
基于上述，本发明的实施例的元件阵列基板及其制作方法，至少具有以下的技术效果：在对于第二导电层进行重做步骤之前，于连接第一导电层与第二导电层的通孔处，预先覆盖了图案化光阻层，以包覆该通孔。如此，能够防止蚀刻液侵蚀通孔处的第二导电层，并且，能够防止蚀刻液经由通孔而向下侵蚀第一导电层。由此，使得本发明的实施例的元件阵列基板的制作方法具有较高的良率。另外，本发明的实施例的元件阵列基板，可利用通孔将不同膜层的图案化导电层进行电性连接，而达成双层金属走线的设计，有助于：降低走线的整体电阻值，使元件阵列基板易于驱动，以及，缩减元件阵列基板的周边电路区的布局面积，进而达到窄边框的设计。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为本发明的一实施例的元件阵列基板的俯视示意图。
图2为图1的元件阵列基板的第一像素的放大示意图。
图3A至图3N为沿着图2的剖面线A-A’而绘示的元件阵列基板的制作方法的步骤流程的剖面示意图。
图4为图1的元件阵列基板的第二像素的放大示意图。
图5A至图5K为沿着图4的剖面线B-B’而绘示的元件阵列基板的制作方法的步骤流程的剖面示意图。
图6为沿着图4的剖面线C-C’而绘示的元件阵列基板的剖面示意图。
其中，附图标记：
10：显示装置
100：元件阵列基板
110：基板
112：像素
112A：第一像素
112B：第二像素
121：有源元件
121a：源极
121b：漏极
121c：栅极
121d：半导体图案
122：像素电极
130：绝缘层
131：第一通孔
140：第二图案化导电层
150：图案化光阻层
160：第三图案化导电层
170：图案化覆盖层
171：保护层
172：彩色滤光层
173：平坦化层
174：第二通孔
200：驱动元件
A-A’、B-B’、C-C’：剖面线
BL、BL1、BL2：桥接元件
CL：共用电极图案
cl：共用电极
DL：数据线
GL：栅极线
gl：转接线
gla、gla1、gla2：主要部
glb：辅助部
T1～T8：厚度
W1、W2、W3、W4：线宽
x：第一方向
y：第二方向
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
本发明的实施例的元件阵列基板的制作方法，在对于第二导电层进行重工步骤之前，于连接第一导电层与第二导电层的通孔处，预先覆盖了图案化光阻层，以包覆该通孔。如此，能够防止蚀刻液侵蚀通孔处的第二导电层，并且，能够防止蚀刻液经由通孔而向下侵蚀第一导电层。
以下，配合图1～图6，说明本发明的元件阵列基板的制作方法以及元件阵列基板的实施例。
图1为本发明的一实施例的元件阵列基板的俯视示意图。请参照图1，元件阵列基板100可适用于显示装置10中。一般而言，显示装置10可包括：元件阵列基板100、相对于元件阵列基板100的对向基板(未示出)、设置于元件阵列基板100与对向基板之间的显示介质(未示出，例如：液晶层、或有机发光元件层等)、以及用于驱动元件阵列基板100的驱动元件200。
图1仅示出了元件阵列基板100及驱动元件200，而省略显示装置10的其它构件，以利于说明元件阵列基板100及驱动元件200的构造。
请参照图1，元件阵列基板100可具有基板110。在元件阵列基板100上，设置了转接线gl、桥接元件BL以及栅极线GL，此处，仅是示意性地表示各条走线的设置方式，关于走线的详细布局方式，可根据设计需求而定。
在元件阵列基板100上，可设置多个像素112，亦即，多个第一像素112A(112)与多个第二像素112B(112)。
驱动元件200可包括：芯片，所述芯片可通过晶粒-软片接合制程(Chip On Film，COF)与元件阵列基板100接合。在其它实施例中，所述芯片也可通过晶粒-玻璃接合制程(Chip On Glass，COG)、软片式晶粒接合(Tape Automated Bonding，TAB)或其它方式与元件阵列基板100接合。
图2为图1的元件阵列基板的第一像素112A(112)的放大示意图。在第一像素112A(112)的周边，还绘制了数据线DL、栅极线GL、转接线gl、共用电极cl与共用电极图案CL。
图3A至图3N为沿着图2的剖面线A-A’而绘示的元件阵列基板的制作方法的步骤流程的剖面示意图。以下，配合图2、图3A～图3N，以说明元件阵列基板100的制作方法。
首先，请参照图2与图3A，提供基板110。举例而言，基板110的材料可以是玻璃。然而，基板110的材料也可以是石英、有机聚合物、或是不透光/反射材料(例如：晶圆、陶瓷等)、或是其它可适用的材料。
接着，请参照图2与图3A，在基板110上形成第一图案化导电层120。第一图案化导电层120可包括：栅极121c。此外，第一图案化导电层120也可包括：和栅极121c连接的栅极线GL、和栅极线GL平行而设置的共用电极cl(即，共用电极图案CL)、以及转接线gl的辅助部glb。
基于导电性的考量，第一图案化导电层120的材料可包括金属，例如铜(Cu)、铝(Al)、钼(Mo)、钛(Ti)、银(Ag)、铬(Cr)、或钕(Nd)、或上述金属的任意组合的合金。第一图案化导电层120也可以使用其他导电材料，例如：金属的氮化物、金属的氧化物、金属的氮氧化物、金属与其它导电材料的堆叠层、或是其它具有导电性质的材料。
另外，关于第一图案化导电层120的形成方法，可包括以下的步骤：首先，利用化学气相沉积法或物理气相沉积法，在基板110上形成导电层(未示出)；接着，利用微影制程，在导电层上形成图案化光阻(未示出)；继之，利用图案化光阻作为罩幕，来对于导电层进行湿式或干式蚀刻制程；之后，移除图案化光阻，而形成第一图案化导电层120。
接着，请参照图2与图3B，在基板110上形成绝缘层130，以覆盖第一图案化导电层120。绝缘层130的材料可包括无机材料、有机材料或其组合。无机材料例如是(但不限于)：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层。有机材料例如是(但不限于)：聚酰亚胺系树脂、环氧系树脂或压克力系树脂等高分子材料。在本发明的一实施例中，绝缘层130可为单一膜层。在其他实施例中，绝缘层130也可以由多个膜层堆叠而成。绝缘层130的形成方法，可包括物理气相沉积法或化学气相沉积法。
接着，请参照图2与图3C，于绝缘层130上形成半导体图案121d，且半导体图案121d位于栅极121c的上方。关于半导体图案121d的形成方法，可包括以下步骤：首先，在绝缘层130上形成一层半导体材料层(未绘示)；接着，利用微影制程，在半导体材料层上形成图案化光阻(未绘示)；继之，利用图案化光阻作为罩幕，来对于半导体材料层进行湿式或干式蚀刻制程；之后，移除图案化光阻，以形成半导体图案121d。
接着，请参照图2与图3D，于绝缘层130中形成第一通孔131，以暴露出第一图案化导电层120。可利用微影制程配合干式蚀刻制程，来形成第一通孔131。举例而言，在图2的实施例中，第一通孔131的形成位置，可位在暴露出转接线gl的辅助部glb的位置。
然后，请参照图3E，在绝缘层130上形成第二图案化导电层140。第二图案化导电层140具有：待移除部分(即，如图3E所示的数据线DL、源极121a、漏极121b)及保留部分(即，如图3E所示的转接线gl的主要部gla1)。该保留部分gla1填入该第一通孔131中，而与该第一图案化导电层140(即，如图3E所示的转接线gl的辅助部glb)电性连接。
请参照图3E，第二图案化导电层140可包括：转接线gl的主要部gla1、数据线DL、源极121a、与漏极121b，其中，第二图案化导电层140的保留部分，即为填入第一通孔131中的转接线gl的主要部gla1，并且，第二图案化导电层140的待移除部分，即为数据线DL、源极121a、与漏极121b。
基于导电性的考量，第二图案化导电层140的材料可使用金属，例如铜(Cu)、铝(Al)、钼(Mo)、钛(Ti)、银(Ag)、铬(Cr)、或钕(Nd)、或上述金属的任意组合的合金。在其他实施例中，第二图案化导电层140也可以使用其他导电材料，例如：金属的氮化物、金属的氧化物、金属的氮氧化物、金属与其它导电材料的堆叠层、或是其它具有导电性质之材料。另外，关于第二图案化导电层140的形成方法，可采用与上述第一图案化导电层120相同的形成方法，在此不予以重述。
然后，请参照图3F，形成一图案化光阻层150覆盖该保留部分gla1。形成该图案化光阻层150的方法，可包括以下的步骤：首先，在基板110上形成光阻层(未示出)；然后，移除大部分的光阻层，保留位于该保留部分(即，转接线gl的主要部gla1)上方的光阻层，以形成图案化光阻层150。
请参照图3G，接着，移除第二图案化导电层140的该待移除部分(即，数据线DL、源极121a、与漏极121b)。例如，可使用蚀刻液来去除该待移除部分。数据线DL、源极121a、与漏极121b没有被图案化光阻层150所覆盖，被蚀刻液侵蚀而去除。并且，可注意到，由图案化光阻层150所覆盖的该保留部分gla1，在图3G的步骤中没有被去除，而被保留下来。
然后，请参照图3H，移除该图案化光阻层150，也就是，会暴露出该通孔131处的该保留部分gla1。
接着，请参照图2与图3I，在基板110上形成第三图案化导电层160，第三图案化导电层160可包括：源极121a、漏极121b与叠层部分(即，转接线gl的主要部gla2)，其中，叠层部分gla2位于该保留部份gla1上。
第三图案化导电层160可包括：转接线gl的主要部gla2、数据线DL、源极121a、与漏极121b，其中，第三图案化导电层160的该叠层部分，即为转接线gl的主要部gla2。请参照图3I，第三图案层160的转接线gl的主要部gla2设置于第二图案化导电层140的该保留部分gla1上，并经由该保留部分gla1而电性连接至转接线gl的辅助部glb。
承上述，如图3F～图3I所示的步骤，通常称为重做步骤(rework step)。如图3F所示，由于在保留部分gla1的上方形成了图案化光阻层150，所以，可保护位在第一通孔131处的第一图案化金属层120(即，转接线gl的辅助部glb)与第二图案化金属层140(即，转接线gl的主要部gla1)。如此一来，如图3G所示，例如使用蚀刻液来移除该第二图案化导电层140的待移除部分(即，数据线DL、源极121a、与漏极121b)时，蚀刻液并不会经由第一通孔131而侵蚀位于下方的第一图案化金属层120(即，转接线gl的辅助部glb)。结果是，可大幅地提升元件阵列基板100的制作良率。
第三图案化导电层160的材料与第二图案化导电层140的材料可以相同，也可以不相同。也就是说，在进行图3I的第三图案化导电层160的制作时，可以使用与图3E的第二图案化导电层140的制作相同的材料、光罩及微影蚀刻制程。当然，也可以使用与图3E的第二图案化导电层140的制作不相同的材料、光罩及微影蚀刻制程。
另外，第三图案化导电层160的厚度、与第二图案化导电层140的厚度，可为相同或不相同。第三图案化导电层160的厚度，可大于、小于、或等于第二图案化导电层140的厚度。
再者，请参照图2与图3I，转接线gl的主要部gla1或主要部gla2的线宽W1，小于转接线gl的辅助部glb的线宽W2，但本发明不限于此。另外，如图2所示，可看出，属于第一图案化导电层120的转接线gl的辅助部glb的面积，大于属于第三图案化导电层160的转接线gl的主要部gla的面积；并且，转接线gl的主要部gla的面积，大于通孔131的面积。
还可注意到，源极121a、漏极121b、栅极121c、与半导体图案121d构成第一像素112A的有源元件121(即，薄膜晶体管)，且绝缘层130夹设于栅极121c与半导体图案121d之间。
接着，请参照图3J～图3M，在基板110上形成图案化覆盖层170(如图3M所示)，该图案化覆盖层170具有第二通孔174，以暴露出该漏极121b。
请先参照图3J～图3L，在基板110上依序形成保护层171、彩色滤光层172、及平坦化层173。保护层171例如是通过等离子体化学气相沉积法或其他合适的薄膜沉积技术而制作，且使用例如是氧化硅、氮化硅、氮氧化硅或是其组合等的介电材料。彩色滤光层172可以包括红色滤光图案、绿色滤光图案以及蓝色滤光图案。平坦化层173可以使用透光的有机材料或是无机材料。
请再参照图3M，在保护层171、彩色滤光层172、及平坦化层173中形成第二通孔174，以暴露出漏极121b。也就是说，图案化覆盖层170可包括：保护层171、彩色滤光层172、及平坦化层173，并且，在图案化覆盖层170中形成第二通孔174。
接着，请参照图3N，在基板110上形成像素电极122，像素电极122经由第二通孔174与第三图案化导电层160的漏极121b电性连接。
像素电极122可以是透明导电层。像素电极122的材料可包括金属氧化物，例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、其它合适的氧化物、或者是上述至少二者之堆叠层。在经过上述的图3A～图3N的步骤之后，完成元件阵列基板100的制作。
请再参照图3N，可注意到，转接线gl的主要部gla包括：该保留部分(即，转接线gl的主要部gla1)与该叠层部分(即，转接线gl的主要部gla2)。该保留部分与该叠层部分的总厚度(即，主要部gla1与主要部gla2的总厚度)，大于第三图案化导电层160的数据线DL、或源极121a、或漏极121b的厚度。
举例而言，请参照图3N，主要部gla1与主要部gla2的总厚度T1(即，主要部gla的总厚度)，与数据线DL的厚度T2、或漏极121b的厚度T3、或源极121a的厚度T4之差，介于
Figure BDA0002795662960000101
至
Figure BDA0002795662960000102
之间，亦即，
Figure BDA0002795662960000103
Figure BDA0002795662960000104
Figure BDA0002795662960000105
承上述，在图2、图3A～图3N的实施例中，由于在进行重做步骤时，先在保留部分gla1的上方形成了图案化光阻层150，所以，可保护位在第一通孔131处的第一图案化金属层120(即，转接线gl的辅助部glb)与第二图案化金属层140(即，转接线gl的主要部gla1)。如此，当使用蚀刻液来移除该第二图案化导电层140的待移除部分(即，数据线DL、源极121a、与漏极121b)时，蚀刻液并不会沿着第一通孔131向下继续侵蚀第一图案化金属层120(即，转接线gl的辅助部glb)。因此，可提升元件阵列基板100的制造良率。
以下，配合附图，说明本发明的一实施例的元件阵列基板100的结构。请参照图1、图2与图3N，元件阵列基板100包括：多条数据线DL和多条栅极线GL。多条数据线DL和多条栅极线GL设置于基板110上。多条数据线DL在第一方向x上排列，多条栅极线GL第二方向y上排列，其中第一方向x与第二方向y交错。举例而言，第一方向x与第二方向y可垂直。另外，数据线DL与栅极线GL属于不同的膜层。举例而言，栅极线GL可选择性地属于第一图案化导电层120，数据线DL可选择性地属于第三图案化导电层160。
请参照图1与图2，第一像素112A(112)包括：有源元件121及像素电极122。有源元件121电性连接至对应的一条数据线DL及对应的一条栅极线GL，且像素电极122电性连接至有源元件121。
举例而言，有源元件121可以是薄膜晶体管，此薄膜晶体管具有源极121a、漏极121b、栅极121c及半导体图案121d，源极121a和漏极121b分别与半导体图案121d的不同两区电性连接，源极121a电性连接至对应的一条数据线DL，栅极121c电性连接至对应的一条栅极线GL，且漏极121b电性连接至像素电极122。请参照图2与图3N，栅极121c和共用电极cl可选择性地属于第一图案化导电层120，源极121a和漏极121b可选择性地属于第三图案化导电层160。
请参照图1，元件阵列基板100还包括多条转接线gl。多条转接线gl设置于基板110上，且在第一方向x上排列。请参照图1、图2与图3N，第一图案化导电层120还包括转接线gl的辅助部glb。叠层部分(即，转接线gl的主要部gla2)包括转接线gl的主要部gla。主要部gla(gla2)通过保留部分gla1而与辅助部glb电性连接。
也就是说，请参照图2，每一转接线gl可包括主要部gla及辅助部glb，经由通孔131而彼此电性连接；也就是说，转接线gl可包括：分别属于不同层的图案化导电层、且通过第一通孔131而彼此电性连接的主要部gla及辅助部glb。如此一来，可使转接线gl具有双层金属走线的设计，有助于降低转接线gl的整体电阻值，使元件阵列基板100易于驱动。
请参照图2、图3E与图3N，多条转接线gl的主要部gla可选择性地属于第二图案化导电层140和第三图案化导电层160。多条转接线gl的辅助部glb可选择性地属于第一图案化导电层120。
请参照图2与图3N，元件阵列基板100可包括：基板110、第一图案化导电层120、绝缘层130、半导体图案121d、第二图案化导电层140、第三图案化导电层160、图案化覆盖层170、以及像素电极122。
第一图案化导电层120位于基板110上，且包括栅极121c。第一图案化导电层120还可包括转接线的辅助部glb。
绝缘层130位于基板110上，且覆盖第一图案化导电层120。绝缘层130具有第一通孔131。可从图2与图3N看出，第一通孔131位于转接线gl的辅助部glb的位置处。
半导体图案121d位于绝缘层130上，且位于栅极121c的上方。
第二图案化导电层140具有保留部分gla1，保留部分gla1填入第一通孔131中，而与第一图案化导电层120电性连接。可从图2与图3N看出，第二图案化导电层140的保留部分gla1，与第一图案化导电层120的转接线gl的辅助部glb电性连接。
第三图案化导电层160位于基板110上，第三图案化导电层160包括源极121a、漏极121b、与叠层部分gla2，该叠层部分gla2位于保留部分gla1上。可从图2与图3N看出，第三图案化导电层160还可包括：与源极121a连接的数据线DL。
图案化覆盖层170具有第二通孔174。图案化覆盖层170可包括保护层171、彩色滤光层172、及平坦化层173。可从图3M与图3N看出，第二通孔170形成在保护层171、彩色滤光层172、及平坦化层173中。像素电极122经由第二通孔174与漏极121b电性连接。
请参照图3N，可注意到，转接线gl的主要部gla包括：保留部分(即，主要部gla1)与叠层部分(即，主要部gla2)。该保留部分与该叠层部分的总厚度T1(即，主要部gla的总厚度)，大于第三图案化导电层160的数据线DL的厚度T2、或漏极121b的厚度T3、或源极121a的厚度T4。
请参照图3N，主要部gla的总厚度T1，与数据线DL的厚度T2之差，可介于
Figure BDA0002795662960000121
至
Figure BDA0002795662960000122
之间。在另外的实施例中，主要部gla的总厚度T1，与数据线DL的厚度T2之差，可介于
Figure BDA0002795662960000131
至
Figure BDA0002795662960000132
之间。在又一实施例中，主要部gla的总厚度T1，与数据线DL的厚度T2之差，可介于
Figure BDA0002795662960000133
至
Figure BDA0002795662960000134
之间。
请参照图3N，主要部gla的总厚度T1，与漏极121b的厚度T3之差，可介于
Figure BDA0002795662960000135
至
Figure BDA0002795662960000136
之间。在另一实施例中，主要部gla的总厚度T1，与漏极121b的厚度T3之差，可介于
Figure BDA0002795662960000137
至
Figure BDA0002795662960000138
之间。在又一实施例中，主要部gla的总厚度T1，与漏极121b的厚度T3之差，可介于
Figure BDA0002795662960000139
至
Figure BDA00027956629600001310
之间。
请参照图3N，主要部gla的总厚度T1，与源极121a的厚度T4之差，可介于
Figure BDA00027956629600001311
至
Figure BDA00027956629600001312
之间。在另一实施例中，主要部gla的总厚度T1，与源极121a的厚度T4之差，可介于
Figure BDA00027956629600001313
至
Figure BDA00027956629600001314
之间。在又一实施例中，主要部gla的总厚度T1，与源极121a的厚度T4之差，可介于
Figure BDA00027956629600001315
至
Figure BDA00027956629600001316
之间。
承上述，如图3N所示，在通孔131的位置，设置了：第二图案化导电层140的保留部分gla1、及第三图案化导电层160的叠层部分gla2。保留部分gla1与叠层部分gla2的总厚度T1，大于第三图案化导电层160的数据线DL的厚度T2、漏极121b的厚度T3、或源极的厚度T4。如此一来，可利用通孔131将不同膜层的图案化导电层进行电性连接，而达成双层金属走线的设计，有助于降低走线的整体电阻值，使元件阵列基板100易于驱动。
图4为图1的元件阵列基板的第二像素112B(112)的放大示意图。在第二像素112B(112)的周边，还绘制了数据线DL、桥接元件BL、转接线gl、栅极线GL、共用电极cl与共用电极图案CL。
图5A至图5K为沿着图4的剖面线B-B’而绘示的元件阵列基板的制作方法的步骤流程的剖面示意图。以下，配合图4、图5A～图5K，以说明元件阵列基板100的制作方法。
首先，请参照图4与图5A，提供基板110。举例而言，基板110的材料可以是玻璃。然而，基板110的材料也可以是石英、有机聚合物、或是不透光/反射材料(例如：晶圆、陶瓷等)、或是其它可适用的材料。
接着，请参照图4与图5A，在基板110上形成第一图案化导电层120。第一图案化导电层120可包括：共用电极cl。此外，请参照图4，第一图案化导电层120也可包括：和共用电极cl(即，共用电极图案CL)平行而设置的栅极线GL、以及和栅极线GL连接的栅极121c。第一图案化导电层120的材料与形成方法，可参考前述实施方式，于此不再重述。
接着，请参照图4与图5B，在基板110上形成绝缘层130，以覆盖第一图案化导电层120。绝缘层130的材料与形成方法，可参考前述实施方式，于此不再重述。
接着，请参照图4与图5C，于绝缘层130中形成第一通孔131，以暴露出第一图案化导电层120。在此实施例中，第一通孔131的形成位置，可位在暴露出共用电极cl的位置。
然后，请参照图4与图5D，在绝缘层130上形成第二图案化导电层140。第二图案化导电层140具有：待移除部分(即，如图5D所示的数据线DL)及保留部分(即，如图5D所示的桥接元件BL1)。该保留部分BL1填入该第一通孔131中，而与该第一图案化导电层120(即，如图5D所示的共用电极cl)电性连接。
请参照图4与图5D，第二图案化导电层140可包括：桥接元件BL1与数据线DL，其中，第二图案化导电层140的保留部分，即为填入第一通孔131中的桥接元件BL1，并且，第二图案化导电层140的待移除部分，即为数据线DL。第二图案化导电层140的材料与形成方法可参考前述实施方式，于此不再重述。
然后，请参照图5E～图5G，形成一图案化光阻层150覆盖该保留部分BL1，且移除第二图案化导电层140的该待移除部分(即，数据线DL)。
请参照图5E，形成该图案化光阻层150的方法，可包括以下的步骤：首先，在基板110上形成光阻层(未示出)；然后，移除大部分的光阻层，保留位于该保留部分(即，桥接元件BL1)上方的光阻层，以形成图案化光阻层150。
请参照图5F，接着，移除未被图案化光阻层150覆盖的第二图案化导电层140(即，数据线DL)。
然后，请参照图5G，移除该图案化光阻层150。
接着，请参照图4与图5H，在基板110上形成第三图案化导电层160，第三图案化导电层160可包括：数据线DL与叠层部分(即，桥接元件BL2)，其中，叠层部分BL2位于该保留部份BL1上。
第三图案化导电层160可包括：桥接元件BL2与数据线DL，其中，第三图案化导电层160的该叠层部分，即为桥接元件BL2。请参照图5H，桥接元件BL2设置于第二图案化导电层140的该保留部分BL1上，并经由该保留部分BL1而电性连接至共用电极cl。
如图5E～图5H所示的步骤，通常称为重做步骤(rework step)。如图5E所示，由于在保留部分BL1的上方形成了图案化光阻层150，所以，可保护位在第一通孔131处的第一图案化金属层(即，共用电极cl)与第二图案化金属层140(即，桥接元件BL1)。如此，如图5F所示，例如使用蚀刻液来移除该第二图案化导电层140的待移除部分(即，数据线DL)时，蚀刻液并不会经由第一通孔131而侵蚀位于下方的第一图案化金属层(即，共用电极cl)。结果是，可大幅地提升元件阵列基板100的制作良率。
请参照图5H，第三图案化导电层160的材料与第二图案化导电层140的材料可以相同，也可以不相同。在进行图5H的第三图案化导电层160的制作时，可以使用与图5D的第二图案化导电层140的制作相同的材料、光罩及微影蚀刻制程。当然，也可以使用与图5D的第二图案化导电层140的制作不相同的材料、光罩及微影蚀刻制程。
另外，第三图案化导电层160的厚度、与第二图案化导电层140的厚度，可为相同或不相同。第三图案化导电层160的厚度，可大于、小于、或等于第二图案化导电层140的厚度。在一实施例中，请参照图4与图5H，桥接元件BL1或桥接元件BL2的线宽W3，大于共用电极cl的线宽W4，但本发明不限于此。并且，如图4与图5H所示，可看出，属于第一图案化导电层120的共用电极cl的面积，小于属于第三图案化导电层160的桥接元件BL2的面积。并且，桥接元件BL的面积，大于通孔131的面积。
接着，请参照图5I～图5K，在基板110上依序形成保护层171、彩色滤光层172、与平坦化层173。保护层171、彩色滤光层172、与平坦化层173的材料与形成方法可参考前述实施方式，于此不再重述。并且，对于保护层171、彩色滤光层172、与平坦化层173进行微影制程，进而形成图案化保护层170。
请参照图5K，桥接元件BL包括：该保留部分(即桥接元件BL1)与该叠层部分(即，桥接元件BL2)，该保留部分与该叠层部分的总厚度(即，桥接元件BL1与桥接元件BL2的总厚度)，大于第三图案化导电层160的数据线DL的厚度。
举例而言，请参照图5K，桥接元件BL1与桥接元件BL2的总厚度T5，与数据线DL的厚度T6之差，介于
Figure BDA0002795662960000161
至
Figure BDA0002795662960000162
之间，亦即，
Figure BDA0002795662960000163
承上述，在图4、图5A～图5K的实施例中，由于在进行重做步骤时，先在保留部分BL1的上方形成了图案化光阻层150，所以，可保护位在第一通孔131处的第一图案化金属层(即，共用电极cl)与第二图案化金属层140(即，桥接元件BL1)。如此，当使用蚀刻液来移除该第二图案化导电层140的待移除部分(即，数据线DL)时，蚀刻液并不会沿着第一通孔131向下继续侵蚀第一图案化金属层120(即，共用电极cl)。因此，可提升元件阵列基板100的制造良率。
请参照图1、图4与图5K，第一图案化导电层120可包括共用电极cl。叠层部分包括桥接元件BL2。桥接元件BL2通过保留部分BL1与共用电极cl电性连接。
请参照图4，共用电极cl与像素电极122部分地重叠，以形成储存电容。举例而言，多个第二像素112B(112)可排成多个像素列，每一像素列的多个第二像素112B(112)在第一方向x上排列；同一像素列之多个第二像素112B(112)的多个共用电极cl可直接连接，以形成共用电极图案CL。多个像素列的多个共用电极图案CL，在第二方向y上排列。
在元件阵列基板100中，可藉由在第一方向x上排列的多个桥接元件BL，使多个像素列的多个共用电极图案CL互相电性连接。也就是说，请参照图4，在元件阵列基板100的俯视图中，具有相同参考电位的多个共用电极图案CL与多个桥接元件BL，可交织成一个近似于网状的导电图案。然而，本发明不限于此，根据其它实施例，多个第二像素112B(112)的多个共用电极cl，也可通过其它排列方式的多个桥接元件而互相电性连接。
举例而言，请参照图4与图5K，共用电极cl可选择性地属于第一图案化导电层120。多个桥接元件BL可选择性地属于第二图案化导电层160和第三图案化导电层170。多个桥接元件BL可通过绝缘层130的多个第一通孔131，而电性连接至多个共用电极cl，但本发明不以此为限。另外，桥接元件BL可遮蔽相邻的两像素电极122之间的间隙，因此，桥接元件BL也可称遮光金属(shielding metal)，但本发明不以此为限。
请参照图5K，在本实施例中，元件阵列基板100可包括：基板110、第一图案化导电层120、绝缘层130、第二图案化导电层140、第三图案化导电层160、以及图案化覆盖层170。
第一图案化导电层120包括共用电极cl。绝缘层130位于基板110上，且覆盖第一图案化导电层120。绝缘层130具有第一通孔131。可从图4与图5K看出，第一通孔131位于共用电极cl的位置处。
第二图案化导电层140具有保留部分(即桥接元件BL1)，保留部分BL1填入第一通孔131中，而与第一图案化导电层120的共用电极cl电性连接。
第三图案化导电层160位于基板110上，第三图案化导电层160包括数据线DL与叠层部分(即，桥接元件BL2)。叠层部分BL2位于保留部分BL1上。图案化覆盖层170可包括保护层171、彩色滤光层172、及平坦化层173。
请参照图5K，可注意到，保留部分BL1与叠层部分BL2的总厚度T5(即，桥接元件BL的总厚度)，大于第三图案化导电层160的数据线DL的厚度T6。
请参照图5K，桥接元件BL的总厚度T5，与数据线DL的厚度T6之差，介于
Figure BDA0002795662960000171
至
Figure BDA0002795662960000172
之间。在另外的实施例中，桥接元件BL的总厚度T5，与数据线DL的厚度T6之差，可介于
Figure BDA0002795662960000173
至
Figure BDA0002795662960000174
之间。在又一实施例中，桥接元件BL的总厚度T5，与数据线DL的厚度T6之差，可介于
Figure BDA0002795662960000175
至
Figure BDA0002795662960000176
之间。
请参照图4与图5K，共用电极cl(共用电极图案CL)在第一方向x上延伸，而桥接元件BLl(包括保留部分BL1与叠层部分BL2)在与第一方向x相交的第二方向y上延伸，桥接元件BL可通过第一通孔131与共用电极cl连接。
承上述，在通孔131的位置，设置了：第二图案化导电层140的保留部分gla1、以及第三图案化导电层160的叠层部分gla2。该保留部分gla1与该叠层部分gla2的总厚度T1，大于第三图案化导电层160的数据线DL的厚度T2、漏极121b的厚度T3、或源极的厚度T4。如此一来，可利用通孔131将不同膜层的图案化导电层进行电性连接，而达成双层金属走线的设计，有助于降低走线的整体电阻值，使元件阵列基板100易于驱动。
图6为沿着图4的剖面线C-C’而绘示的元件阵列基板的剖面示意图。请参照图4与图6，可看出：基板110、第一图案化导电层120、绝缘层130、第二图案化导电层140、第三图案化导电层160、以及图案化覆盖层170等结构。
第一图案化导电层120包括：与栅极121c连接的栅极线GL。绝缘层130覆盖第一图案化导电层120。绝缘层130具有第一通孔131。可注意到，在此实施例中，第一通孔131的形成位置，位在暴露出栅极线GL的位置。
第二图案化导电层140具有保留部分(即，转接线gl的主要部gla1)，保留部分gla1填入第一通孔131中，而与第一图案化导电层120的栅极线GL电性连接。第三图案化导电层160包括数据线DL与叠层部分(即，转接线gl的主要部gla2)，叠层部分gla2位于保留部分gla1上。主要部gla2通过保留部分gla1与栅极线GL电性连接。图案化覆盖层170可包括保护层171、彩色滤光层172、及平坦化层173。
在本实施例中，转接线gl的主要部gla包括：该保留部分(即，转接线gl的主要部gla1)与该叠层部分(即，转接线gl的主要部gla2)。该保留部分与该叠层部分的总厚度(即，主要部gla1与主要部gla2的总厚度)，大于第三图案化导电层160的数据线DL的厚度。
请参照图6，主要部gla1与主要部gla2的总厚度T7，大于第三图案化导电层160的数据线DL的厚度T8。举例而言，主要部gla1与主要部gla2的总厚度T7(即，主要部gla的总厚度)，与数据线DL的厚度T8之差，介于
Figure BDA0002795662960000181
至
Figure BDA0002795662960000182
之间，亦即，
Figure BDA0002795662960000183
在另一实施例中，主要部gla1与主要部gla2的总厚度T7，与数据线DL的厚度T8之差，可介于
Figure BDA0002795662960000184
至
Figure BDA0002795662960000185
之间。在又一实施例中，主要部gla1与主要部gla2的总厚度T7，与数据线DL的厚度T8之差，可介于
Figure BDA0002795662960000191
至
Figure BDA0002795662960000192
之间。
请同时参照图4与图6，栅极线GL在第一方向x上延伸，而转接线gl的主要部gla(包括保留部分gla1与叠层部分gla2)在与第一方向x相交的第二方向y上延伸。转接线gl的主要部gla可通过第一通孔131与栅极线GL连接。换句话说，栅极线GL可通过第一通孔131连接转接线gl的主要部gla，而从第一方向x延伸至第二方向y。如此一来，可以仅在元件阵列基板100的一侧设置驱动元件200(如图1所示)，就能利用栅极线GL在第一方向x与第二方向y上进行扫描，有助于缩减元件阵列基板100的周边电路区的布局面积，进而达到窄边框的设计。
在上述的元件阵列基板100中，描述了通过第一通孔131而连接两层导电层的多个实施例，亦即：如图3N所示，描述了通过第一通孔131而连接的转接线gl的主要部gla与转接线gl的辅助部glb；如图5K所示，描述了通过第一通孔131而连接的桥接元件BL与共用电极cl；以及，如图6所示，描述了通过第一通孔131而连接的转接线gl的主要部gla与栅极线GL，但是，本发明不限于此。上述这些通过第一通孔131而连接两层导电层的实施方式，可以应用在同一个元件阵列基板中，也可以应用在不同的元件阵列基板中，可视设计需求而定。
综上所述，本发明的元件阵列基板的制作方法及元件阵列基板，至少具有以下的技术效果：在对于第二导电层进行重工步骤之前，于连接第一导电层与第二导电层的通孔处，预先覆盖了图案化光阻层，如此，能够避免蚀刻液侵蚀通孔处的第二导电层，从而避免蚀刻液向下侵蚀第一导电层。藉此，可提升元件阵列基板的制造良率。另外，本发明的实施例的元件阵列基板，可利用通孔将不同膜层的导电层进行电性连接，而达成双层金属走线的设计，有助于：降低走线的整体电阻值，使元件阵列基板易于驱动，并且，能缩减元件阵列基板的周边电路区的布局面积，进而达到窄边框的设计。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (19)

1.一种元件阵列基板的制作方法，其特征在于，包括：
提供一基板；
在该基板上形成一第一图案化导电层，该第一图案化导电层包括一栅极；
在该基板上形成一绝缘层，以覆盖该第一图案化导电层；
于该绝缘层上形成一半导体图案，且该半导体图案位于该栅极的上方；
于该绝缘层中形成一第一通孔，以暴露出该第一图案化导电层；
在该绝缘层上形成一第二图案化导电层，该第二图案化导电层具有一待移除部分及一保留部分，该保留部分填入该第一通孔中，而与该第一图案化导电层电性连接；
形成一图案化光阻层覆盖该保留部分，且移除该第二图案化导电层的该待移除部分；
移除该图案化光阻层；
在该基板上形成一第三图案化导电层，该第三图案化导电层包括一源极、一漏极与一叠层部分，其中，该叠层部分位于该保留部分上；
在该基板上形成一图案化覆盖层，该图案化覆盖层具有一第二通孔，以暴露出该漏极；以及
在该基板上形成一像素电极，该像素电极经由该第二通孔而与该漏极电性连接；
其中，该保留部分与该叠层部分的总厚度，大于该第三图案化导电层的该源极或该漏极的厚度。
2.如权利要求1所述的元件阵列基板的制作方法，其特征在于，该第一图案化导电层还包括一转接线的一辅助部，该叠层部分包括该转接线的一主要部，该主要部通过该保留部分与该辅助部电性连接。
3.如权利要求2所述的元件阵列基板的制作方法，其特征在于，该转接线的该主要部的线宽，小于该转接线的该辅助部的线宽。
4.如权利要求1所述的元件阵列基板的制作方法，其特征在于，该第一图案化导电层还包括一共用电极，该叠层部分包括一桥接元件，该桥接元件通过该保留部分与该共用电极电性连接。
5.如权利要求4所述的元件阵列基板的制作方法，其特征在于，该桥接元件的线宽，大于该共用电极的线宽。
6.如权利要求1所述的元件阵列基板的制作方法，其特征在于，该第一图案化导电层还包括：与该栅极连接的一栅极线，该叠层部分包括一转接线的一主要部，该主要部通过该保留部分与该栅极线电性连接。
7.如权利要求6所述的元件阵列基板的制作方法，其特征在于，该栅极线在一第一方向上延伸，该转接线在与该第一方向相交的一第二方向上延伸。
8.如权利要求1所述的元件阵列基板的制作方法，其特征在于，该第三图案化导电层的材料与该第二图案化导电层的材料相同。
9.如权利要求1所述的元件阵列基板的制作方法，其特征在于，形成该图案化覆盖层的步骤包括：
在该基板上形成一第一保护层、一彩色滤光层、与一第二保护层；以及
对于该第一保护层、该彩色滤光层及该第二保护层进行图案化制程。
10.一种元件阵列基板，其特征在于，包括：
一基板；
一第一图案化导电层，位于该基板上，该第一图案化导电层包括一栅极；
一绝缘层，位于该基板上，该绝缘层覆盖该第一图案化导电层，该绝缘层具有一第一通孔；
一半导体图案，位于该绝缘层上，该半导体图案位于该栅极的上方；
一第二图案化导电层，具有一保留部分，该保留部分填入该第一通孔中，而与该第一图案化导电层电性连接；
一第三图案化导电层，位于该基板上，该第三图案化导电层包括一源极、一漏极、与一叠层部分，该叠层部分位于该保留部分上；
一图案化覆盖层，具有一第二通孔；以及
一像素电极，经由该第二通孔与该漏极电性连接；
其中，该保留部分与该叠层部分的总厚度，大于该第三图案化导电层的该源极或该漏极的厚度。
11.如权利要求10所述的元件阵列基板，其特征在于，该保留部分与该叠层部分的总厚度，与该源极或该漏极的厚度之差，介于
Figure FDA0002795662950000021
至
Figure FDA0002795662950000022
之间。
12.如权利要求10所述的元件阵列基板，其特征在于，该第一图案化导电层还包括一转接线的一辅助部，该叠层部分包括该转接线的一主要部，该主要部通过该保留部分与该辅助部电性连接。
13.如权利要求12所述的元件阵列基板，其特征在于，该转接线的该主要部的线宽，小于该转接线的该辅助部的线宽。
14.如权利要求10所述的元件阵列基板，其特征在于，该第三图案化导电层还包括：与该源极连接的一数据线。
15.如权利要求10所述的元件阵列基板，其特征在于，该第一图案化导电层还包括一共用电极，该叠层部分包括一桥接元件，该桥接元件通过该保留部分与该共用电极电性连接。
16.如权利要求15所述的元件阵列基板，其特征在于，该桥接元件的线宽，大于该共用电极的线宽。
17.如权利要求10所述的元件阵列基板，其特征在于，该第一图案化导电层还包括：与该栅极连接的一栅极线，该叠层部分包括一转接线的一主要部，该主要部通过该保留部分与该栅极线电性连接。
18.如权利要求17所述的元件阵列基板，其特征在于，该栅极线在一第一方向上延伸，该转接线在与该第一方向相交的一第二方向上延伸。
19.如权利要求10所述的元件阵列基板，其特征在于，该第三图案化导电层的材料与该第二图案化导电层的材料相同。
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