CN112887077B - 一种ssd主控芯片随机缓存保密方法和电路 - Google Patents

Abstract

本发明公开了一种SSD主控芯片随机缓存保密方法和电路，所述电路包括：随机数发生器、哈希运算单元、加解密电路控制单元、加解密电路组合；所述加解密电路组合包括多个加解密电路；所述随机数发生器与所述哈希运算单元连接，所述哈希运算单元与所述加解密电路控制单元连接，所述加解密电路控制单元与所述加解密电路组合中的各个加解密电路连接，所述加解密电路控制单元还与所述随机数发生器连接。上述方案通过降哈希运算单元运算得到的最终结果输入至加解密电路控制单元，以使得加解密电路控制单元根据所述最终结果确定当前数据的加解密电路，由于哈希运算的最终结果是基于随机数发生器生成的随机数得到的，因而极大增强了数据加密过程的安全。

Description

一种SSD主控芯片随机缓存保密方法和电路

技术领域

本发明涉及芯片电路设计领域，特别涉及一种SSD主控芯片随机缓存保密方法和电路。

背景技术

SSD数据存储已经逐渐成为消费设备数据存储和云存储的主要存储介质。对于SSD数据存储来说,数据纠错的意义十分重大,特别是个人关键数据和政府机构相关的数据。SSD主控芯片作为SSD存储设备的大脑,其安全性能直接决定SSD硬盘的安全性。目前，SSD主控芯片的安全性能是通过固定的加解密算法电路对数据进行加密加以实现，一旦算法或密钥被破解，则黑客就可以获得加密的重要数据。

发明内容

为此，需要提供一种SSD主控芯片随机缓存保密电路的技术方案，用以解决现有技术中SSD主控芯片安全性弱的问题。

为实现上述目的，本发明第一方面提供了一种SSD主控芯片随机缓存保密电路，所述随机缓存保密电路包括：随机数发生器、哈希运算单元、加解密电路控制单元、加解密电路组合；所述加解密电路组合包括多个加解密电路；所述加解密电路控制单元还分别与数据读写设备、数据内存连接；

所述随机数发生器与所述哈希运算单元连接，所述哈希运算单元与所述加解密电路控制单元连接，所述加解密电路控制单元与所述加解密电路组合中的各个加解密电路连接，所述加解密电路控制单元还与所述随机数发生器连接。

进一步地，所述随机缓存保密电路还包括：开机次数统计单元和密钥产生单元；

所述开机次数统计单元分别与所述随机数发生器、哈希运算单元连接；所述哈希运算单元与所述密钥产生单元连接。

进一步地，所述密钥产生单元包括密钥数据读取单元、信号选择单元、密钥缓存单元和密钥输出控制单元；

所述信号选择单元包括第一信号选择器、第二信号选择器、第三信号选择器、第四信号选择器；所述密钥缓存单元包括多个密钥缓存模块；

所述密钥数据读取单元与所述第一信号选择器连接，所述第一信号选择器与所述加解密电路控制单元连接，各个所述加解密电路与所述第二信号选择器连接，所述第二信号选择器与各个所述密钥缓存模块连接，各个所述密钥缓存模块与所述第三信号选择器连接，所述第三信号选择器与所述第四信号选择器连接，所述第四信号选择器分别与所述密钥输出控制单元、所述第一信号选择器连接。

进一步地，所述信号选择单元还包括第五信号选择器；各个所述加解密电路分别与所述第五信号选择器连接，所述第五信号选择器与所述第二信号选择器连接。

进一步地，所述信号选择单元还包括第六信号选择器，所述第六信号选择器分别与第四信号选择器、加解密电路控制单元连接。

进一步地，所述随机缓存保密电路还包括：Flash存储单元；

所述Flash存储单元与所述哈希运算单元连接。

进一步地，所述哈希运算单元的输出结果有N种类型，所述加解密电路的数量为N-1个，所述哈希运算单元的每种类型的输出结果分别对应1个选通信号，每一选通信号用于选择对应的加解密电路或使所述随机数发生器重新生成随机数；N为大于2的正整数。

本发明第二方面还提供了一种SSD主控芯片随机缓存保密方法，所述方法应用于如本发明第一方面所述的SSD主控芯片随机缓存保密电路，所述方法包括以下步骤：

随机数发生器随机生成一随机数；

哈希运算单元接收所述随机数并进行哈希运算，得到第一哈希运算结果，并将所述第一哈希运算结果拆分为若干部分后，对于第一哈希运算结果拆分后各个部分中相应比特位的数值两两进行逻辑运算，直至得到第一预设位数的第二哈希运算结果；

加解密电路控制单元根据所述第二哈希运算结果选择相应的加解密电路对待写入所述数据内存进行加密或从所述数据内存中读取的加密数据进行解密，或者，加解密电路控制单元根据所述第二哈希运算结果控制所述随机数发生器生成新的随机数。

进一步地，所述方法包括以下步骤：

哈希运算单元接收开机次数统计单元发送的当前开机次数，对所述当前开机次数进行哈希运算，得到第三哈希运算结果，并将所述第三哈希运算结果拆分为若干部分后，对于第三哈希运算结果拆分后各个部分中相应比特位的数值两两进行逻辑运算，直至得到第二预设位数的第四哈希运算结果；

密钥产生单元根据所述第四哈希运算结果生成相应安全等级的访问密钥信息，或者，随机数发生器根据所述第四哈希运算结果生成新的随机数。

进一步地，所述第一哈希运算结果为128bit数，所述第二哈希运算结果包括00、01、10或11中的任一项；

所述方法包括以下步骤：

将所述128bit数拆分为4个32bit数；

将各个32bit数的各个比特位两两进行异或运算，直至各个32bit均得到1比特位的数；

将得到的4个1比特位的数两两再进行异或运算，得到所述第二哈希运算结果。

区别于现有技术，本发明所述的SSD主控芯片随机缓存保密方法和电路，包括：随机数发生器、哈希运算单元、加解密电路控制单元、加解密电路组合；所述加解密电路组合包括多个加解密电路；所述随机数发生器与所述哈希运算单元连接，所述哈希运算单元与所述加解密电路控制单元连接，所述加解密电路控制单元与所述加解密电路组合中的各个加解密电路连接，所述加解密电路控制单元还与所述随机数发生器连接。上述方案通过哈希运算单元对随机数发生器进行哈希运算，并将哈希运算结果拆分成若干相同位数的数据段后，两两做逻辑运算，并将最终得到的结果输入至加解密电路控制单元，以使得加解密电路控制单元根据所述最终得到的结果确定当前数据的加解密电路，由于哈希运算最终结果是基于随机数发生器生成的随机数得到的，因而极大增强了数据加密过程的安全性。

附图说明

图1为本发明一实施例涉及的SSD主控芯片随机缓存保密电路的电路结构示意图；

图2为本发明另一实施例涉及的SSD主控芯片随机缓存保密电路的电路结构示意图；

图3为本发明另一实施例涉及的SSD主控芯片随机缓存保密电路的密钥产生单元的电路结构示意图；

图4为本发明一实施例涉及的哈希运算单元计算过程的示意图；

图5为本发明一实施例涉及的SSD主控芯片随机缓存保密方法的流程图；

图6为本发明另一实施例涉及的SSD主控芯片随机缓存保密方法的流程图；

图7为本发明另一实施例涉及的SSD主控芯片随机缓存保密方法的流程图；

附图标记说明：

10、SSD主控芯片随机缓存保密电路；

201、随机数发生器；

202、哈希运算单元；

203、加解密电路控制单元；

204、加解密电路组合；2041、第一加解密电路；2042、第二加解密电路；2043、第三加解密电路；

205、开机次数统计单元

206、地址空间存储单元；

207、Flash存储单元

30、密钥产生单元；

101、密钥数据读取单元；

1021、第一信号选择器；1022、第二信号选择器；1023、第三信号选择器；1024、第四信号选择器；1025、第五信号选择器；1026、第六信号选择器

104、密钥输出控制单元；

105、密钥缓存单元；

107、初始密钥存储单元；

50、数据读写设备；

70、DDR。

具体实施方式

为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。

本发明第一方面提供了一种SSD主控芯片随机缓存保密电路，请参阅图1，为本发明一实施例涉及的SSD主控芯片随机缓存保密电路的电路结构示意图。所述SSD主控芯片随机缓存保密电路10包括：随机数发生器201、哈希运算单元202、加解密电路控制单元203、加解密电路组合204；所述加解密电路组合204包括多个加解密电路；

所述随机数发生器201与所述哈希运算单元202连接，所述哈希运算单元202与所述加解密电路控制单元203连接，所述加解密电路控制单元203与所述加解密电路组合204中的各个加解密电路连接，所述加解密电路控制单元203还与所述随机数发生器201连接。

在本实施例中，所述哈希运算单元的输出结果有N种类型，所述加解密电路的数量为N-1个，所述哈希运算单元的每种类型的输出结果分别对应1个选通信号，每一选通信号用于选择对应的加解密电路或使所述随机数发生器重新生成随机数；N为大于2的正整数。优选的，N的数量为4。

如图2所示，所述加解密电路组合204包括第一加解密电路2041、第二加解密电路2042、第三加解密电路2043。优选的，所述第一加解密电路2041为AES加解密电路，所述第二加解密电路2042为TDES加解密电路，所述第三加解密电路2043为SM4加解密电路。所述加解密电路控制单元203还分别与数据读写设备50、DDR 70(即数据内存)连接。

随机数发生器201在每次开机启动后会随机生成一个随机数，哈希运算单元202基于该随机数进行哈希运算，可以得到一个128bit的数，而后可以将该个128bit的数拆为四个部分，每个部分各32bit，如图4所示，对于每个32bit部分，先两两做异或运算(32bit中第0bit与第1bit做运算，第2bit与第3bit做运算，两者的运算结果再做异或，以此类推)，直至4个32bit部分各自只得到1位数，再将4个1位数两两异或，得到最终的哈希运算结果，最终的哈希运算结果有以下四种类型：00、01、10、11。如果最终的哈希运算结果是00，则哈希运算单元202发送控制信号至所述随机数发生器201，以使得所述随机数发生器201生成新的随机数，而后再次重复上述过程，如果得到最终的哈希运算结果是01、10或11，则发送相应的选通信号至所述加解密电路控制单元203，以使得加解密电路控制单元203选择相应的加解密算法对当前待加密的数据进行加解密运算。例如01表示选择AES加解密电路，10表示选择DES加解密电路,11表示选择SM4加解密电路。

当然，在另一些实施例中，128bit的数在拆分为4个32bit部分的数后，两两进行的运算可以选其他逻辑运算，如同或、与非、或非等。加解密电路组合所包含的加解密电路数量也可以为其他数值，例如包含7个加解密电路，则哈希运算最终结果可以为三位，包括000、001、010、011、100、101、110、111，其中000表示需要重新生成随机数，001、010、011、100、101、110、111各自分别对应一种加解密电路的选通信号。

由于每次加解密选用的算法电路是基于随机数的哈希运算结果随机选择的，从而有效防止了黑客破译当前待读写数据选用的加解密算法的可能，提升了数据读写的安全性。

如图2所示，在某些实施例中，所述随机缓存保密电路还包括：开机次数统计单元205和密钥产生单元30。所述开机次数统计单元205分别与所述随机数发生器201、哈希运算单元202连接；所述哈希运算单元202与所述密钥产生单元30连接。

在这一实施例中，在每次***开机启动后，所述开机次数统计单元205统计当前的开机次数(一般是每次开机后，次数+1，以保证每次开机后统计的开机次数均不相同)，而后将本次的开机次数发往所述哈希运算单元进行哈希运算，哈希运算单元在对开机次数进行哈希运算后，同样可以得到128bit的数，而后可以将该个128bit的数拆为四个部分，每个部分各32bit，采用如前所述的方法两两进行运算得到以下四种结果：00、01、10、11。其中，00对应为让当前开机次数再+1。01、10、11分别对应第一安全密钥等级、第二安全密钥等级、第三安全密钥等级的选通信号，密钥产生单元30接收相应的选通信号后就可以生成相应安全等级的密钥访问信息。而后选定的加解密电路采用所述相应安全等级的密钥访问信息对将要写入到DDR70中的数据进行加密，或者对从DDR70中读取的加密数据进行解密后输出给数据读写设备50。

通过上述方案，密钥算法的选择(选择怎样的加解密电路)以及访问密钥信息的生成(由密钥产生单元依据开机次数的哈希运算结果计算得到)均是随机的，相较于现有技术固定设定加解密算法电路的方式，极大提高了数据读写访问的安全性。

如图3所示，在某些实施例中，所述密钥产生单元30包括密钥数据读取单元101、信号选择单元、密钥缓存单元105和密钥输出控制单元104；

所述信号选择单元包括第一信号选择器1021、第二信号选择器1022、第三信号选择器1023、第四信号选择器1024；所述密钥缓存单元105包括多个密钥缓存模块；

所述密钥数据读取单元101与所述第一信号选择器1021连接，所述第一信号选择器1021与所述加解密电路控制单元203连接，各个所述加解密电路与所述第二信号选择器1022连接，所述第二信号选择器1022与各个所述密钥缓存模块连接，各个所述密钥缓存模块与所述第三信号选择器1023连接，所述第三信号选择器1023与所述第四信号选择器1024连接，所述第四信号选择器1024分别与所述密钥输出控制单元104、所述第一信号选择器1021连接。

密钥产生单元生成相应安全等级的访问密钥信息的工作原理如下：

首先密钥数据读取单元101从外部存储单元中读取加密后的源密钥，第一信号选择器1021将读取的所述加密后的源密钥发给所述加解密电路控制单元203，加解密电路控制单元203选用对应的加解密电路对源密钥进行解密，并将解密后的源密钥存储于所述密钥屉1中(图3的“密钥屉”相当于前文所述的“密钥缓存模块”，密钥屉1即密钥缓存模块1)。

而后密钥屉1中解密后的源密钥依次经过第三信号选择器1023、第四信号选择器1024、第一信号选择器1021进入加解密电路控制单元203，并行地，密钥数据读取单元101从外部存储单元中读取用户标识信息(如用户ID或厂商ID)，并将所述用户标识信息传输给所述哈希运算单元202，所述哈希运算单元202对所述解密后的源密钥和所述用户标识信息进行哈希运算，得到根密钥信息，并经过所述第二信号选择器1022将所述根密钥信息存入密钥屉2(即密钥缓存模块2)。

而后所述根密钥信息依次经过第三信号选择器1023、第四信号选择器1024、第一信号选择器1021进入加解密电路控制单元203，并行地，密钥数据读取单元101读取第一层源密钥，并将所述第一层源密钥传输给所述加解密电路控制单元203，所述加解密电路控制单元203选用相应的加解密电路，并采用所述根密钥信息对所述第一层源密钥进行解密，得到一级密钥存入密钥屉3(即密钥缓存模块3)。

若当前密钥产生单元30接收的选通信号为01，则一级密钥即为第一安全等级的访问密钥信息。若当前密钥产生单元30接收的选通信号为10，则一级密钥可以传输给所述密钥输出控制单元104作为最终密钥信息进行输出，也可以进一步传输给第一信号选择器1021进行下一步运算。

在生成二级密钥时，所述密钥数据读取单元101读取第二层源密钥，并将所述第二层源密钥传输给所述加解密电路控制单元203，所述加解密电路控制单元203选用相应的加解密电路以采用所述一级密钥对所述第二层源密钥进行解密，得到二级密钥存入下一个密钥屉。二级密钥即为第二安全等级的访问密钥信息，其既可以传输给所述密钥输出控制单元104作为最终密钥信息进行输出，也可以进一步传输给第一信号选择器1021进行下一步运算。

在生成三级密钥时，密钥数据读取单元101读取第三层源密钥，并将所述第三层源密钥传输给所述加解密电路控制单元203，所述加解密电路控制单元203选择相应的加解密电路，并采用所述二级密钥对所述第三层源密钥进行解密，得到三级密钥存入下一个密钥屉。三级密钥即为第三安全等级的访问密钥信息，其可以传输给所述密钥输出控制单元104作为最终密钥信息进行输出，也可以进一步传输给第一信号选择器1021进行下一步运算。

在某实施例中，所述信号选择单元还包括第五信号选择器1025；各个所述加解密电路分别与所述第五信号选择器连接，所述第五信号选择器与所述第二信号选择器连接。所述密钥产生单元30还包括初始密钥存储单元107，所述初始密钥存储单元107与所述加解密电路控制单元203连接。所述初始密钥存储单元107用于存储用户标识信息，即所述用户标识信息是固化存储于所述密钥产生单元30内，由于根密钥信息是由所述解密后的源密钥和所述用户标识信息进行哈希运算得到，每次密钥产生单元30生成的密钥访问信息是不退的，进一步加强了数据安全性。

优选的，所述信号选择单元还包括第六信号选择器1026，所述第六信号选择器分别与第四信号选择器、加解密电路控制单元连接。通过设置第六信号选择器1026，可以实现对密钥产生单元30生成的访问密钥信息的校验功能，以生成一级密钥为例，校验过程具体如下：

一级密钥在传输给所述密钥输出控制单元104之前，所述第四信号选择器1024先将所述一级密钥传输给所述加解密电路控制单元203，加解密电路控制单元203选择相应的加解密电路(预先配置好的)采用所述一级密钥对所述一级密钥自身进行解密后，将解密后的一级密钥经由所述第二信号选择器1022存储于密钥屉4中。而后将对自身解密后的一级密钥传输给加解密电路控制单元203，并行地，密钥数据读取单元101从外部存储单元中读取握手请求数据，加解密电路控制单元203选定的加解密电路采用所述对自身解密后的一级密钥对所述握手请求数据进行加密，得到握手加密信息，并将所述握手加密信息存储于密钥屉5。而后密钥数据读取单元从外部存储单元中读取握手响应数据，比较所述握手响应数据与所述握手加密信息是否一致，若一致则校验通过，否则校验失败，向CPU发出中断信号。

在某些实施例中，所述随机缓存保密电路还包括：地址空间存储单元206；所述地址空间存储单元206用于数据访问地址与密钥产生单元生成的访问密钥信息的映射关系。所述数据访问地址是指DDR中待写入数据的存储地址，或者DDR中待读取数据的存储地址。当密钥产生单元生成相应安全等级的访问密钥信息后，可以根据所述映射关系确定待访问的数据地址段，并采用生成的访问密钥信息对数据进行加密后写入相应的数据访问地址中，或者从相应的数据访问地址中读取数据进行解密后输出给数据读写设备。

在某些实施例中，所述随机缓存保密电路还包括：Flash存储单元207；所述Flash存储单元207与所述哈希运算单元202连接。优选的，所述Flash存储单元207还与所述开机次数统计单元205、地址空间存储单元206连接。Flash存储单元为非易失性存储器，可以对哈希运算单元产生的中间或最终结果进行存储，也可以用于存储当前开机次数、数据访问地址与密钥产生单元生成的访问密钥信息的映射关系等。保证每次开机后所述随机缓存保密电路能够正常运行。

本发明第二方面还提供了一种SSD主控芯片随机缓存保密方法，所述方法应用于如本发明第一方面所述的SSD主控芯片随机缓存保密电路。

如图5所示，所述方法包括以下步骤：

首先进入步骤S501随机数发生器随机生成一随机数；

而后进入步骤S502哈希运算单元接收所述随机数并进行哈希运算，得到第一哈希运算结果，并将所述第一哈希运算结果拆分为若干部分后，对于第一哈希运算结果拆分后各个部分中相应比特位的数值两两进行逻辑运算，直至得到第一预设位数的第二哈希运算结果。优选的，所述逻辑运算为异或运算。

而后进入步骤S503加解密电路控制单元根据所述第二哈希运算结果选择相应的加解密电路对待写入所述数据内存进行加密或从所述数据内存中读取的加密数据进行解密，或者，加解密电路控制单元根据所述第二哈希运算结果控制所述随机数发生器生成新的随机数。

如图6所示，在某些实施例中，所述方法包括以下步骤：

首先进入步骤S601哈希运算单元接收开机次数统计单元发送的当前开机次数，对所述当前开机次数进行哈希运算，得到第三哈希运算结果，并将所述第三哈希运算结果拆分为若干部分后，对于第三哈希运算结果拆分后各个部分中相应比特位的数值两两进行逻辑运算，直至得到第二预设位数的第四哈希运算结果；所述第二预设位数可以和第一预设位数相同，也可以与所述第一预设位数不同。

而后进入步骤S602密钥产生单元根据所述第四哈希运算结果生成相应安全等级的访问密钥信息，或者，随机数发生器根据所述第四哈希运算结果生成新的随机数。

如图7所示，在某些实施例中，所述第一哈希运算结果为128bit数，所述第一预设位数为两位，所述第二哈希运算结果包括00、01、10或11中的任一项；

所述方法包括以下步骤：

首先进入步骤S701将所述128bit数拆分为4个32bit数；

而后进入步骤S702将各个32bit数的各个比特位两两进行异或运算，直至各个32bit均得到1比特位的数；

而后进入步骤S703将得到的4个1比特位的数两两再进行异或运算，得到所述第二哈希运算结果。

本发明公开了一种SSD主控芯片随机缓存保密方法和电路，所述电路包括：随机数发生器、哈希运算单元、加解密电路控制单元、加解密电路组合；所述加解密电路组合包括多个加解密电路；所述随机数发生器与所述哈希运算单元连接，所述哈希运算单元与所述加解密电路控制单元连接，所述加解密电路控制单元与所述加解密电路组合中的各个加解密电路连接，所述加解密电路控制单元还与所述随机数发生器连接。上述方案通过降哈希运算单元运算得到的最终结果输入至加解密电路控制单元，以使得加解密电路控制单元根据所述最终结果确定当前数据的加解密电路，由于哈希运算的最终结果是基于随机数发生器生成的随机数得到的，因而极大增强了数据加密过程的安全。

需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。

Claims (8)

1.一种SSD主控芯片随机缓存保密电路，其特征在于，所述随机缓存保密电路包括：随机数发生器、哈希运算单元、加解密电路控制单元、加解密电路组合；所述加解密电路组合包括多个加解密电路；所述加解密电路控制单元还分别与数据读写设备、数据内存连接；

所述随机数发生器与所述哈希运算单元连接，所述哈希运算单元与所述加解密电路控制单元连接，所述加解密电路控制单元与所述加解密电路组合中的各个加解密电路连接，所述加解密电路控制单元还与所述随机数发生器连接；

所述随机缓存保密电路还包括：开机次数统计单元和密钥产生单元；

所述开机次数统计单元分别与所述随机数发生器、哈希运算单元连接；所述哈希运算单元与所述密钥产生单元连接；

所述哈希运算单元用于接收开机次数统计单元发送的当前开机次数，对所述当前开机次数进行哈希运算，得到第三哈希运算结果，并将所述第三哈希运算结果拆分为若干部分后，对于第三哈希运算结果拆分后各个部分中相应比特位的数值两两进行逻辑运算，直至得到第二预设位数的第四哈希运算结果；

所述密钥产生单元用于根据所述第四哈希运算结果生成相应安全等级的访问密钥信息，或者，随机数发生器用于根据所述第四哈希运算结果生成新的随机数；

当所述密钥产生单元生成所述访问密钥信息时，加解密电路控制单元所选定的加解密电路用于采用所述密钥产生单元生成的相应安全等级的访问密钥信息对待写入所述数据内存的数据进行加密或对从所述数据内存中读取的加密数据进行解密。

2.如权利要求1所述的SSD主控芯片随机缓存保密电路，其特征在于，所述密钥产生单元包括密钥数据读取单元、信号选择单元、密钥缓存单元和密钥输出控制单元；

所述信号选择单元包括第一信号选择器、第二信号选择器、第三信号选择器、第四信号选择器；所述密钥缓存单元包括多个密钥缓存模块；

所述密钥数据读取单元与所述第一信号选择器连接，所述第一信号选择器与所述加解密电路控制单元连接，各个所述加解密电路与所述第二信号选择器连接，所述第二信号选择器与各个所述密钥缓存模块连接，各个所述密钥缓存模块与所述第三信号选择器连接，所述第三信号选择器与所述第四信号选择器连接，所述第四信号选择器分别与所述密钥输出控制单元、所述第一信号选择器连接。

3.如权利要求2所述的SSD主控芯片随机缓存保密电路，其特征在于，所述信号选择单元还包括第五信号选择器；各个所述加解密电路分别与所述第五信号选择器连接，所述第五信号选择器与所述第二信号选择器连接。

4.如权利要求2所述的SSD主控芯片随机缓存保密电路，其特征在于，所述信号选择单元还包括第六信号选择器，所述第六信号选择器分别与第四信号选择器、加解密电路控制单元连接。

5.如权利要求1所述的SSD主控芯片随机缓存保密电路，其特征在于，所述随机缓存保密电路还包括：Flash存储单元；

所述Flash存储单元与所述哈希运算单元连接。

6.如权利要求1所述的SSD主控芯片随机缓存保密电路，其特征在于，所述哈希运算单元的输出结果有N种类型，所述加解密电路的数量为N-1个，所述哈希运算单元的每种类型的输出结果分别对应1个选通信号，每一选通信号用于选择对应的加解密电路或使所述随机数发生器重新生成随机数；N为大于2的正整数。

7.一种SSD主控芯片随机缓存保密方法，其特征在于，所述方法应用于如权利要求1至6任一项所述的SSD主控芯片随机缓存保密电路，所述方法包括以下步骤：

随机数发生器随机生成一随机数；

哈希运算单元接收所述随机数并进行哈希运算，得到第一哈希运算结果，并将所述第一哈希运算结果拆分为若干部分后，对于第一哈希运算结果拆分后各个部分中相应比特位的数值两两进行逻辑运算，直至得到第一预设位数的第二哈希运算结果；

加解密电路控制单元根据所述第二哈希运算结果选择相应的加解密电路对待写入所述数据内存进行加密或从所述数据内存中读取的加密数据进行解密，或者，加解密电路控制单元根据所述第二哈希运算结果控制所述随机数发生器生成新的随机数；

哈希运算单元接收开机次数统计单元发送的当前开机次数，对所述当前开机次数进行哈希运算，得到第三哈希运算结果，并将所述第三哈希运算结果拆分为若干部分后，对于第三哈希运算结果拆分后各个部分中相应比特位的数值两两进行逻辑运算，直至得到第二预设位数的第四哈希运算结果；

密钥产生单元根据所述第四哈希运算结果生成相应安全等级的访问密钥信息，或者，随机数发生器根据所述第四哈希运算结果生成新的随机数；

当所述密钥产生单元生成所述访问密钥信息时，加解密电路控制单元所选定的加解密电路采用所述密钥产生单元生成的相应安全等级的访问密钥信息对待写入所述数据内存的数据进行加密或对从所述数据内存中读取的加密数据进行解密后输出给所述数据读写设备。

8.如权利要求7所述的SSD主控芯片随机缓存保密方法，其特征在于，所述第一哈希运算结果为128bit数，所述第二哈希运算结果包括00、01、10或11中的任一项；

所述方法包括以下步骤：

将所述128bit数拆分为4个32bit数；

将各个32bit数的各个比特位两两进行异或运算，直至各个32bit均得到1比特位的数；

将得到的4个1比特位的数两两再进行异或运算，得到所述第二哈希运算结果。

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