CN112860194A - 存储器控制方法、存储器存储装置及存储器控制电路单元 - Google Patents

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Abstract

本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元。所述方法包括：程序化可复写式非易失性存储器模块中的第一实体抹除单元中的多个第一存储单元；以及施加电子脉冲至所述可复写式非易失性存储器模块的至少一字线，其中所述至少一字线连接至所述第一实体抹除单元中的多个第二存储单元，所述多个第二存储单元包括经程序化的所述多个第一存储单元，且所述电子脉冲非用以读取、程序化或抹除所述多个第二存储单元。藉此，可提升存储单元的数据保存能力和/或数据抹除效率。

Description

存储器控制方法、存储器存储装置及存储器控制电路单元
技术领域
本发明涉及一种存储器控制技术，且尤其涉及一种存储器控制方法、存储器存储装置及存储器控制电路单元。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
可复写式非易失性存储器模块中的存储单元是通过将电荷注入存储单元中以达到存储数据的目的。但是，注入至存储单元的电荷可能会随着数据存储时间增加、数据存取操作增加和/或温度变化而流失，从而导致后续读取数据时的解码难度上升。此外，流失的电荷也可能在后续对存储单元进行抹除时与抹除电压产生对抗，从而导致存储单元的抹除效率降低。
发明内容
本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元，可提升存储单元的数据保存能力和/或数据抹除效率。
本发明的范例实施例提供一种存储器控制方法，其用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体抹除单元，且所述存储器控制方法包括：程序化所述多个实体抹除单元中的第一实体抹除单元中的多个第一存储单元；以及施加电子脉冲至所述可复写式非易失性存储器模块的至少一字线，其中所述至少一字线连接至所述第一实体抹除单元中的多个第二存储单元，所述多个第二存储单元包括经程序化的所述多个第一存储单元，且所述电子脉冲非用以读取、程序化或抹除所述多个第二存储单元。
在本发明的一范例实施例中，施加所述电子脉冲至所述至少一字线的步骤包括：施加带有正电压的所述电子脉冲至所述至少一字线。
在本发明的一范例实施例中，所述的存储器控制方法还包括：每经过一时间间隔，重复执行施加所述电子脉冲至所述至少一字线的步骤。
在本发明的一范例实施例中，所述的存储器控制方法还包括：获得所述可复写式非易失性存储器模块的温度；以及根据所述温度调整所述时间间隔。
在本发明的一范例实施例中，施加所述电子脉冲至连接至所述至少一字线的步骤包括：施加带有负电压的所述电子脉冲至所述至少一字线。
在本发明的一范例实施例中，所述的存储器控制方法还包括：在施加所述电子脉冲至所述至少一字线后，抹除所述多个第二存储单元。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机***。所述可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以发送写入指令序列以指示程序化所述多个实体抹除单元中的第一实体抹除单元中的多个第一存储单元。所述可复写式非易失性存储器模块用以施加电子脉冲至至少一字线。所述至少一字线连接至所述第一实体抹除单元中的多个第二存储单元。所述多个第二存储单元包括经程序化的所述多个第一存储单元。所述电子脉冲非用以读取、程序化或抹除所述多个第二存储单元。
在本发明的一范例实施例中，所述可复写式非易失性存储器模块用以：每经过一时间间隔，重复执行施加所述电子脉冲至所述至少一字线的操作。
在本发明的一范例实施例中，所述存储器控制电路单元更用以：获得所述可复写式非易失性存储器模块的温度；以及根据所述温度调整所述时间间隔。
在本发明的一范例实施例中，所述存储器控制电路单元更用以：在施加所述电子脉冲至所述至少一字线后，发送抹除指令序列以指示抹除所述多个第二存储单元。
本发明的范例实施例另提供一种存储器控制电路单元，其包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机***。所述存储器接口用以连接至可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以发送写入指令序列以指示程序化所述多个实体抹除单元中的第一实体抹除单元中的多个第一存储单元。所述存储器管理电路更用以发送特殊控制指令以指示施加电子脉冲至所述可复写式非易失性存储器模块的至少一字线。所述至少一字线连接至所述第一实体抹除单元中的多个第二存储单元。所述多个第二存储单元包括经程序化的所述多个第一存储单元。所述电子脉冲非用以读取、程序化或抹除所述多个第二存储单元。
在本发明的一范例实施例中，施加所述电子脉冲至所述至少一字线的操作包括：施加带有正电压的所述电子脉冲至所述至少一字线。
在本发明的一范例实施例中，所述存储器管理电路更用以：每经过一时间间隔，重复发送所述特殊控制指令。
在本发明的一范例实施例中，所述存储器管理电路更用以：获得所述可复写式非易失性存储器模块的温度；以及根据所述温度调整所述时间间隔。
在本发明的一范例实施例中，施加所述电子脉冲至连接至所述至少一字线的操作包括：施加带有负电压的所述电子脉冲至所述至少一字线。
在本发明的一范例实施例中，所述存储器管理电路更用以：在施加所述电子脉冲至所述至少一字线后，发送抹除指令序列以指示抹除所述多个第二存储单元。
在本发明的一范例实施例中，所述电子脉冲用以改变所述多个第二存储单元的至少其中之一的穿遂氧化层中的电子数。
在本发明的一范例实施例中，所述多个第二存储单元包括所述第一实体抹除单元中的所有存储单元。
基于上述，在程序化所述第一实体抹除单元中的多个第一存储单元后，一个电子脉冲可被施加至可复写式非易失性存储器模块的至少一字线上。所述至少一字线连接至所述第一实体抹除单元中的多个第二存储单元。所述多个第二存储单元包括经程序化的所述多个第一存储单元。特别是，所述电子脉冲非用以读取、程序化或抹除所述多个第二存储单元。藉此，可提升存储单元的数据保存能力和/或数据抹除效率。
附图说明
图1是根据本发明的一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的一范例实施例所示出的主机***、存储器存储装置及I/O装置的示意图；
图3是根据本发明的一范例实施例所示出的主机***与存储器存储装置的示意图；
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；
图5A是根据本发明的一范例实施例所示出的存储单元阵列的示意图；
图5B是根据本发明的一范例实施例所示出的存储单元的示意图；
图5C是根据本发明的一范例实施例所示出的可复写式非易失性存储器模块的概要方块图；
图6是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；
图7是根据本发明的一范例实施例所示出的程序化存储单元的示意图；
图8A是根据本发明的一范例实施例所示出的施加带有正电压的电子脉冲至存储单元的示意图；
图8B是根据本发明的一范例实施例所示出的带有正电压的电子脉冲的电压范围的示意图；
图9A是根据本发明的一范例实施例所示出的施加带有负电压的电子脉冲至存储单元的示意图；
图9B是根据本发明的一范例实施例所示出的带有负电压的电子脉冲的电压范围的示意图；
图10是根据本发明的一范例实施例所示出的存储器控制方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
一般而言，存储器存储装置(亦称，存储器存储***)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机***一起使用，以使主机***可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的一范例实施例所示出的主机***、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机***11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至***总线(system bus)110。
在一范例实施例中，主机***11是通过数据传输接口114与存储器存储装置10连接。例如，主机***11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机***11是通过***总线110与I/O装置12连接。例如，主机***11可通过***总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机***11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near FieldCommunication,NFC)存储器存储装置、无线保真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过***总线110连接至全球定位***(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。在一范例实施例中，所述主机***为计算机***。在一范例实施例中，所述主机***为可实质地与存储器存储装置配合以存储数据的任意***。
图3是根据本发明的一范例实施例所示出的主机***与存储器存储装置的示意图。请参照图3，在一范例实施例中，主机***31也可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等***，而存储器存储装置30可为其所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded MultiMedia Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机***的基板上的嵌入式存储装置。
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
连接接口单元402用以将存储器存储装置10连接至主机***11。存储器存储装置10可通过连接接口单元402与主机***11通信。在一范例实施例中，连接接口单元402是相容于串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机***11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机***11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为阈值电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的阈值电压。此改变存储单元的阈值电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着阈值电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。
图5A是根据本发明的一范例实施例所示出的存储单元阵列的示意图。请参照图5A，存储单元阵列510包括用以存储数据的多个存储单元502、多个选择门漏极(selectgate drain,SGD)晶体管512与多个选择门源极(select gate source,SGS)晶体管514、连接此些存储单元502的多条位线504、多条字线506、与共用源极线508。存储单元502是以阵列方式配置在位线504与字线506的交叉点上，如图5A所示。可复写式非易失性存储器模块406可包括多个存储单元阵列510。此些存储单元阵列510可水平和/或垂直堆迭。
图5B是根据本发明的一范例实施例所示出的存储单元的示意图。请参照图5B，存储单元502亦称为快闪存储器元件。存储单元502包括控制门521、多晶硅间介电层(Interpoly Dielectric)522、电荷捕捉层(charge trapping layer)523、穿遂氧化层(Tunneling Oxide)524及基底(Substrate)525。控制门521可连接至图5A的字线506。电荷捕捉层523用以存储电子。控制门521、多晶硅间介电层522、电荷捕捉层523及穿遂氧化层524依序堆迭于基底525上。
当欲写入数据至存储单元502(即程序化存储单元502)时，可通过施予写入电压(亦称为程序化电压)将电子注入电荷补捉层523以改变存储单元502的电压(即阈值电压)。此阈值电压可用以反映出存储单元502的数据存储状态。例如，存储单元502的不同阈值电压，可反映存储单元502的不同数据存储状态。通过将存储单元502的电压调整至某一电压位置，可实现存储单元502的数据存储。另一方面，当欲将所存储的数据从存储单元502移除时，可通过施予抹除电压将所注入的电子从电荷补捉层523移除。经抹除的存储单元502可回复为被程序化前的状态。
图5C是根据本发明的一范例实施例所示出的可复写式非易失性存储器模块的概要方块图。请参照图5C，可复写式非易失性存储器模块406包括存储单元阵列510、字线控制电路531、位线控制电路532、行解码器(column decoder)533、数据输入/输出缓冲器534与控制电路535。
字线控制电路531用以控制施予至图5A的字线506的电压。位线控制电路532用以控制施予至图5A的位线504的电压。行解码器533用以依据写入指令序列或读取指令序列中的解码列地址以选择对应的位线。数据输入/输出缓冲器534用以暂存数据。控制电路535可控制字线控制电路531、位线控制电路532、行解码器533及数据输入/输出缓冲器534来写入数据至存储单元阵列510或从存储单元阵列510中读取数据。
在一范例实施例中，可复写式非易失性存储器模块406中的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储***数据(例如，纠错码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体块(block)。
图6是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图6，存储器控制电路单元404包括存储器管理电路602、主机接口604及存储器接口606。
存储器管理电路602用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路602具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路602的操作时，等同于说明存储器控制电路单元404的操作。
在一范例实施例中，存储器管理电路602的控制指令是以固件型式来实作。例如，存储器管理电路602具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在另一范例实施例中，存储器管理电路602的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放***数据的***区)中。此外，存储器管理电路602具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路602的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在另一范例实施例中，存储器管理电路602的控制指令亦可以一硬件型式来实作。例如，存储器管理电路602包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路602还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。
主机接口604是连接至存储器管理电路602。存储器管理电路602可通过主机接口604与主机***11通信。主机接口604可用以接收与识别主机***11所传送的指令与数据。例如，主机***11所传送的指令与数据可通过主机接口604来传送至存储器管理电路602。此外，存储器管理电路602可通过主机接口604将数据传送至主机***11。在一范例实施例中，主机接口604是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口604亦可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口606是连接至存储器管理电路602并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会通过存储器接口606转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路602要存取可复写式非易失性存储器模块406，存储器接口606会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路602产生并且通过存储器接口606传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路608、缓冲存储器610及电源管理电路612。
错误检查与校正电路(亦称为解码电路)608是连接至存储器管理电路602并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路602从主机***11中接收到写入指令时，错误检查与校正电路608会为对应此写入指令的数据产生对应的纠错码(error correcting code,ECC)和/或检错码(error detecting code，EDC)，并且存储器管理电路602会将对应此写入指令的数据与对应的纠错码和/或检错码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路602从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的纠错码和/或检错码，并且错误检查与校正电路608会依据此纠错码和/或检错码对所读取的数据执行错误检查与校正操作。
电源管理电路612是连接至存储器管理电路602并且用以控制存储器存储装置10的电源。缓冲存储器610是连接至存储器管理电路602并且用以暂存来自于主机***11的数据与指令或来自于可复写式非易失性存储器模块406的数据。
在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪存储器模块，存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器，和/或图6的存储器管理电路602亦称为快闪存储器管理电路。
存储器管理电路602可配置逻辑单元以映射可复写式非易失性存储器模块406中的实体单元。例如，一个逻辑单元可以是指一个逻辑地址、一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。例如，一个实体单元可以是指一个实体地址、一个实体程序化单元、一个实体抹除单元或者由多个连续或不连续的实体地址组成。此外，一个逻辑单元可被映射至一或多个实体单元。
存储器管理电路602可将逻辑单元与实体单元之间的映射关系(亦称为逻辑-实体映射关系)记录于至少一逻辑-实体映射表。当主机***11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路602可根据此逻辑-实体映射表来执行对于存储器存储装置10的数据存取。
在一范例实施例中，存储器管理电路602可发送写入指令序列至可复写式非易失性存储器模块406。此写入指令序列可用以指示可复写式非易失性存储器模块406程序化某一实体抹除单元(亦称为第一实体抹除单元)中的多个存储单元(亦称为第一存储单元)。此些第一存储单元可属于相同的实体程序化单元。经程序化的第一存储单元可用以存储数据。例如，此写入指令序列可以是响应于来自主机***11的写入指令而发送。经程序化的第一存储单元可用以存储对应于此写入指令的数据。
图7是根据本发明的一范例实施例所示出的程序化存储单元的示意图。请参照图7，在程序化存储单元502后，电子可被注入至存储单元502的电荷补捉层523，从而改变存储单元502的电压(即阈值电压)。此外，被注入至电荷补捉层523的电子量可以不同，以反映存储单元502所存储的一或多个比特的比特值。
须注意的是，随着数据在存储单元502中的存储时间增加、对存储单元502的数据存取操作增加和/或存储单元502的温度变化，保存于电荷补捉层523的电子可能会逐渐流失。例如，部分电子可能会从电荷补捉层523流失到穿遂氧化层524中，如图7所示。一旦流失的电子的数目超过一默认值，过度的电压偏移可能会导致存储单元502的存储状态发生变化，例如从原先的存储比特“0”(即正确比特)变为存储比特“1”(即错误比特)。当越来越多存储单元502发生电压偏移时，后续从此些存储单元502读取的数据中夹带的错误比特就可能更多，从而导致后续读取数据时的解码难度上升。
在一范例实施例中，在程序化所述第一实体抹除单元中的第一存储单元后，存储器管理电路602可发送特殊控制指令至可复写式非易失性存储器模块406。此特殊控制指令可指示可复写式非易失性存储器模块406施加一个电子脉冲至至少一字线。所述至少一字线连接至所述第一实体抹除单元中的多个存储单元(亦称为第二存储单元)。所述多个第二存储单元包括经程序化的所述第一存储单元。
须注意的是，相较于用以写入数据的写入电压、用以读取数据的读取电压和/或用以抹除数据的抹除电压，所述电子脉冲并非用以读取、程序化或抹除所述多个第二存储单元。也就是说，所述电子脉冲并不是用以从经程序化的存储单元中读取数据，也不会改变经程序化的存储单元的存储状态。
在一范例实施例中，所述电子脉冲是用以改变所述多个第二存储单元(或第一存储单元)的至少其中之一的穿遂氧化层中的电子数。通过改变经程序化的存储单元的穿遂氧化层中的电子数，可提升所述存储单元所存储的数据的数据品质和/或后续执行抹除等操作时的操作稳定度。
在一范例实施例中，所述第二存储单元可包括第一实体抹除单元中的所有存储单元。在一范例实施例中，所述第二存储单元可包括第一存储单元以及第一实体抹除单元中部分的其他存储单元。在一范例实施例中，所述第二存储单元可只包括第一存储单元。
在一范例实施例中，所述电子脉冲可带有一个正电压。亦即，在程序化第一实体抹除单元中的多个第一存储单元后，带有所述正电压的电子脉冲可被施加至第一实体抹除单元中包含第一存储单元的多个第二存储单元。此带有正电压的电子脉冲可用以微幅增加所述多个第二存储单元的至少其中之一的穿遂氧化层中的电子数。
图8A是根据本发明的一范例实施例所示出的施加带有正电压的电子脉冲至存储单元的示意图。请参照图8A，以存储单元502作为某一个第二存储单元的范例。在将带有正电压的电子脉冲PS(+)施加至存储单元502的控制门521后，部分电子可被从基底525吸引至穿遂氧化层524并停留于穿遂氧化层524中。此些停留于穿遂氧化层524中的电子，可对原先通过程序化存储单元502而注入至电荷捕捉层523的电子产生排斥，从而减少电荷捕捉层523中的电子流失到穿遂氧化层524的机率。一旦电荷捕捉层523中的电子流失到穿遂氧化层524的机率下降，则存储单元502的阈值电压发生偏移的机率也就对应下降，从而可提高存储单元502所存储的数据的数据品质。
在一范例实施例中，电子脉冲PS(+)的电压可约略高于存储单元502的基底525的电压(亦称为通道电压)。藉此，在将电子脉冲PS(+)施予至存储单元502后，原先位于基底525中的部分游离电子可被吸引至穿遂氧化层524中。
图8B是根据本发明的一范例实施例所示出的带有正电压的电子脉冲的电压范围的示意图。请参照图8A与图8B，在一范例实施例中，假设第一存储单元(或第二存储单元)是操作于TLC程序化模式(即一个存储单元可用以存储3个比特)。第一存储单元(或第二存储单元)的阈值电压分布810可包含8个状态，分别为Er及A至G。这8个状态分别对应不同的数据存储状态，例如状态Er对应于比特“111”，而状态G对应于“000”等。须注意的是，状态Er亦称为抹除状态。亦即，在抹除某一存储单元后，经抹除的存储单元即处于状态Er。
在一范例实施例中，电子脉冲PS(+)的电压可约略介于电压VL(0)与VH(0)之间。电压VL(0)为状态A对应的默认电压电平。电压VH(0)为状态G对应的默认电压电平。或者，在一范例实施例中，假设状态Er所对应的默认电压电平与状态A所对应的默认电压电平之间具有一个中间电压电平(例如图8B的纵轴处)，则电子脉冲PS(+)的电压可介于此中间电压电平以及此中间电压电平右侧的任一状态(状态A至G)对应的默认电压电平之间。或者，在一范例实施例中，电子脉冲PS(+)只要相较于存储单元502的基底525(或通道)而带有一个相对正的电压即可。
在一范例实施例中，每经过一时间间隔，存储器管理电路602可重复发送所述特殊控制指令至可复写式非易失性存储器模块406。藉此，每经过一时间间隔，可复写式非易失性存储器模块406可重复执行施加带有正电压的电子脉冲(例如图8A中的电子脉冲PS(+))至所述至少一字线(或所述第二存储单元)的操作，从而持续提高或维持第一存储单元(或第二存储单元)所存储的数据的数据品质。
在一范例实施例中，存储器管理电路602可获得可复写式非易失性存储器模块406的温度。例如，此温度可由存储器存储装置10或主机***11的温度感测器进行检测。在一范例实施例中，可复写式非易失性存储器模块406的温度也可反映存储器存储装置10的内部温度或外部环境温度。
在一范例实施例中，存储器管理电路602可根据此温度调整所述时间间隔。在一范例实施例中，所述时间间隔的时间长度可负相关于所述温度。例如，当可复写式非易失性存储器模块406的温度逐渐提高时，存储器管理电路602可逐渐将所述时间间隔的时间长度缩短。反之，当可复写式非易失性存储器模块406的温度逐渐降低时，存储器管理电路602可逐渐将所述时间间隔的时间长度延长。例如，当可复写式非易失性存储器模块406的温度为80度时，存储器管理电路602可每隔5秒发送一次所述特殊控制指令和/或可复写式非易失性存储器模块406可每隔5秒执行一次施加带有正电压的电子脉冲(例如图8A中的电子脉冲PS(+))至所述至少一字线(或所述第二存储单元)的操作。当可复写式非易失性存储器模块406的温度降低至60度时，存储器管理电路602可每隔10秒发送一次所述特殊控制指令和/或可复写式非易失性存储器模块406可每隔10秒执行一次施加带有正电压的电子脉冲(例如图8A中的电子脉冲PS(+))至所述至少一字线(或所述第二存储单元)的操作。
在一范例实施例中，所述电子脉冲可带有一个负电压。亦即，在程序化第一实体抹除单元中的多个第一存储单元后，带有所述负电压的电子脉冲可被施加至第一实体抹除单元中包含第一存储单元的多个第二存储单元。此带有负电压的电子脉冲可用以微幅减少所述多个第二存储单元的至少其中之一的穿遂氧化层中的电子数。
图9A是根据本发明的一范例实施例所示出的施加带有负电压的电子脉冲至存储单元的示意图。请参照图9A，以存储单元502作为某一个第二存储单元的范例。在将带有负电压的电子脉冲PS(-)施加至存储单元502的控制门521后，部分电子可被从穿遂氧化层524排斥到基底525中。尔后，当对存储单元502执行抹除而施予抹除电压至控制门521时，电荷捕捉层523中的电子可以较为干净的被清除，从而提高对于存储单元502的抹除效率。
在一范例实施例中，电子脉冲PS(-)的电压可约略低于存储单元502的基底525的电压(即通道电压)。藉此，在将电子脉冲PS(-)施予至存储单元502后，原先位于穿遂氧化层524中的部分游离电子可受电子脉冲PS(-)排斥而散逸至基底525中。
图9B是根据本发明的一范例实施例所示出的带有负电压的电子脉冲的电压范围的示意图。请参照图9A与图9B，类似于图8B的范例实施例，在图9B的一范例实施例中，同样是假设第一存储单元(或第二存储单元)是操作于TLC程序化模式。
在一范例实施例中，电子脉冲PS(-)的电压可约略介于电压VL(1)与VH(1)之间。电压VL(1)为状态Er对应的默认电压电平。电压VH(1)为状态A对应的默认电压电平。或者，在一范例实施例中，假设状态Er所对应的默认电压电平与状态A所对应的默认电压电平之间具有一个中间电压电平(例如图9B的纵轴处)，则电子脉冲PS(-)的电压可介于状态Er所对应的默认电压电平与此中间电压电平之间。或者，在一范例实施例中，电子脉冲PS(-)只要相较于存储单元502的基底525(或通道)而带有一个相对负的电压即可。
在一范例实施例中，存储器管理电路602可将存储于第一实体抹除单元中的数据标记为无效。例如，此将存储于第一实体抹除单元中的数据标记为无效的操作，可以是存储器管理电路602响应于主机***11的数据删除或存储器管理电路602内部的数据搬移(例如垃圾回收)而自动执行。在将存储于第一实体抹除单元中的数据标记为无效后，存储器管理电路602可发送所述特殊控制指令，以指示可复写式非易失性存储器模块406施加带有负电压的电子脉冲(例如图9A中的电子脉冲PS(-))至所述至少一字线(或所述第二存储单元)。尔后，存储器管理电路602可发送抹除指令序列至可复写式非易失性存储器模块406，以指示可复写式非易失性存储器模块406抹除所述第一实体抹除单元。
在一范例实施例中，在程序化所述第一存储单元后，存储器管理电路602可持续通过所述特殊控制指令来指示可复写式非易失性存储器模块406将带有正电压的电子脉冲(例如图8A中的电子脉冲PS(+))施加至所述第二存储单元，以维持或提高所述第一存储单元(或所述第二存储单元)的数据存储能力。然而，在将存储于第一实体抹除单元中的数据标记为无效后(且实际抹除所述第一实体抹除单元之前)，存储器管理电路602可改为通过所述特殊控制指令来指示可复写式非易失性存储器模块406将带有负电压的电子脉冲(例如图9A中的电子脉冲PS(-))施加至所述第二存储单元，以提高后续对所述第一存储单元(或所述第二存储单元)的抹除效率。
须注意的是，在前述范例实施例中，皆是以可复写式非易失性存储器模块406响应于来自存储器管理电路602的指令(即特殊控制指令)而施加特定的电子脉冲至所述第二存储单元作为范例。然而，在一范例实施例中，可复写式非易失性存储器模块406亦可以是在程序化第一存储单元之后，不需存储器管理电路602指示即可自动执行施加带有正电压的电子脉冲(例如图8A中的电子脉冲PS(+))至所述第二存储单元的操作，和/或在抹除第一实体抹除单元之前，不需存储器管理电路602指示即可自动执行施加带有负电压的电子脉冲(例如图9A中的电子脉冲PS(-))至所述第二存储单元的操作，本发明不加以限制。
图10是根据本发明的一范例实施例所示出的存储器控制方法的流程图。请参照图10，在步骤S1001中，程序化可复写式非易失性存储器模块中的第一实体抹除单元中的多个第一存储单元。在步骤S1002中，施加电子脉冲至所述可复写式非易失性存储器模块的至少一字线，其中所述至少一字线连接至所述第一实体抹除单元中的多个第二存储单元，所述多个第二存储单元包括经程序化的所述多个第一存储单元，且所述电子脉冲非用以读取、程序化或抹除所述多个第二存储单元。
然而，图10中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图10中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图10的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，在可复写式非易失性存储器模块中的第一存储单元处于不同状态下(例如被程序化后或被抹除之前)，特定的电子脉冲可被施加至包含第一存储单元的第二存储单元。藉此，可提升此些存储单元的数据保存能力和/或数据抹除效率。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (24)

1.一种存储器控制方法，其特征在于，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体抹除单元，且所述存储器控制方法包括：
程序化所述多个实体抹除单元中的第一实体抹除单元中的多个第一存储单元；以及
施加电子脉冲至所述可复写式非易失性存储器模块的至少一字线，其中所述至少一字线连接至所述第一实体抹除单元中的多个第二存储单元，所述多个第二存储单元包括经程序化的所述多个第一存储单元，且所述电子脉冲非用以读取、程序化或抹除所述多个第二存储单元。
2.根据权利要求1所述的存储器控制方法，其中施加所述电子脉冲至所述至少一字线的步骤包括：
施加带有正电压的所述电子脉冲至所述至少一字线。
3.根据权利要求1所述的存储器控制方法，还包括：
每经过一时间间隔，重复执行施加所述电子脉冲至所述至少一字线的步骤。
4.根据权利要求3所述的存储器控制方法，还包括：
获得所述可复写式非易失性存储器模块的温度；以及
根据所述温度调整所述时间间隔。
5.根据权利要求1所述的存储器控制方法，其中施加所述电子脉冲至连接至所述至少一字线的步骤包括：
施加带有负电压的所述电子脉冲至所述至少一字线。
6.根据权利要求1所述的存储器控制方法，还包括：
在施加所述电子脉冲至所述至少一字线后，抹除所述多个第二存储单元。
7.根据权利要求1所述的存储器控制方法，其中所述电子脉冲用以改变所述多个第二存储单元的至少其中之一的穿遂氧化层中的电子数。
8.根据权利要求1所述的存储器控制方法，其中所述多个第二存储单元包括所述第一实体抹除单元中的所有存储单元。
9.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机***；
可复写式非易失性存储器模块，包括多个实体抹除单元；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以发送写入指令序列以指示程序化所述多个实体抹除单元中的第一实体抹除单元中的多个第一存储单元，
所述可复写式非易失性存储器模块用以施加电子脉冲至至少一字线，所述至少一字线连接至所述第一实体抹除单元中的多个第二存储单元，所述多个第二存储单元包括经程序化的所述多个第一存储单元，且所述电子脉冲非用以读取、程序化或抹除所述多个第二存储单元。
10.根据权利要求9所述的存储器存储装置，其中施加所述电子脉冲至所述至少一字线的操作包括：
施加带有正电压的所述电子脉冲至所述至少一字线。
11.根据权利要求9所述的存储器存储装置，其中所述可复写式非易失性存储器模块用以：
每经过一时间间隔，重复执行施加所述电子脉冲至所述至少一字线的操作。
12.根据权利要求11所述的存储器存储装置，其中所述存储器控制电路单元更用以：
获得所述可复写式非易失性存储器模块的温度；以及
根据所述温度调整所述时间间隔。
13.根据权利要求9所述的存储器存储装置，其中施加所述电子脉冲至连接至所述至少一字线的操作包括：
施加带有负电压的所述电子脉冲至所述至少一字线。
14.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元更用以：
在施加所述电子脉冲至所述至少一字线后，发送抹除指令序列以指示抹除所述多个第二存储单元。
15.根据权利要求9所述的存储器存储装置，其中所述电子脉冲用以改变所述多个第二存储单元的至少其中之一的穿遂氧化层中的电子数。
16.根据权利要求9所述的存储器存储装置，其中所述多个第二存储单元包括所述第一实体抹除单元中的所有存储单元。
17.一种存储器控制电路单元，其特征在于，包括：
主机接口，用以连接至主机***；
存储器接口，用以连接至可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元；以及
存储器管理电路，连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以发送写入指令序列以指示程序化所述多个实体抹除单元中的第一实体抹除单元中的多个第一存储单元，
所述存储器管理电路更用以发送特殊控制指令以指示施加电子脉冲至所述可复写式非易失性存储器模块的至少一字线，所述至少一字线连接至所述第一实体抹除单元中的多个第二存储单元，所述多个第二存储单元包括经程序化的所述多个第一存储单元，且所述电子脉冲非用以读取、程序化或抹除所述多个第二存储单元。
18.根据权利要求17所述的存储器控制电路单元，其中施加所述电子脉冲至所述至少一字线的操作包括：
施加带有正电压的所述电子脉冲至所述至少一字线。
19.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路更用以：
每经过一时间间隔，重复发送所述特殊控制指令。
20.根据权利要求19所述的存储器控制电路单元，其中所述存储器管理电路更用以：
获得所述可复写式非易失性存储器模块的温度；以及
根据所述温度调整所述时间间隔。
21.根据权利要求17所述的存储器控制电路单元，其中施加所述电子脉冲至连接至所述至少一字线的操作包括：
施加带有负电压的所述电子脉冲至所述至少一字线。
22.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路更用以：
在施加所述电子脉冲至所述至少一字线后，发送抹除指令序列以指示抹除所述多个第二存储单元。
23.根据权利要求17所述的存储器控制电路单元，其中所述电子脉冲用以改变所述多个第二存储单元的至少其中之一的穿遂氧化层中的电子数。
24.根据权利要求17所述的存储器控制电路单元，其中所述多个第二存储单元包括所述第一实体抹除单元中的所有存储单元。
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