CN112838049B - 导电结构的制备方法和薄膜晶体管阵列基板的制备方法 - Google Patents
导电结构的制备方法和薄膜晶体管阵列基板的制备方法 Download PDFInfo
- Publication number
- CN112838049B CN112838049B CN201911167176.5A CN201911167176A CN112838049B CN 112838049 B CN112838049 B CN 112838049B CN 201911167176 A CN201911167176 A CN 201911167176A CN 112838049 B CN112838049 B CN 112838049B
- Authority
- CN
- China
- Prior art keywords
- layer
- conductive
- conductive layer
- conductive structure
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 41
- 239000000758 substrate Substances 0.000 title abstract description 29
- 238000002360 preparation method Methods 0.000 title description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 238000000059 patterning Methods 0.000 claims abstract description 12
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 claims description 39
- 239000010936 titanium Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000007789 gas Substances 0.000 claims description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 229910052786 argon Inorganic materials 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 2
- 229910001873 dinitrogen Inorganic materials 0.000 claims 2
- 230000002146 bilateral effect Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 134
- 238000007747 plating Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 6
- 239000010408 film Substances 0.000 description 5
- 238000001000 micrograph Methods 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000007888 film coating Substances 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76865—Selective removal of parts of the layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种导电结构的制备方法，其包括以下步骤：形成导电层；于所述导电层上形成光阻层；以及利用所述光阻层对所述导电层进行图案化，形成导电结构，所述导电结构相较于所述光阻层的双边关键尺寸偏差为0.3微米至0.8微米。还提供一种薄膜晶体管阵列基板的制备方法。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种导电结构的制备方法和一种薄膜晶体管阵列基板的制备方法。
背景技术
窄边框的显示设备要求显示面板边缘的***电路占用的面积尽可能的小，因此要求***电路的线间距尽可能的小。
然而，现有的***电路其导电结构经蚀刻形成后，关键尺寸偏差(criticaldimension bias，CD bias)过大，导致线间距无法进一步缩小，不利于显示面板的窄边框的实现。
发明内容
本发明提供一种导电结构的制备方法，其包括以下步骤：
形成导电层；
于所述导电层上形成光阻层；
利用所述光阻层对所述导电层进行图案化，形成导电结构，其中，所述导电结构相较于所述光阻层的双边关键尺寸偏差为0.3微米至0.8微米。
本发明还提供一种薄膜晶体管阵列基板的制备方法，其包括以下步骤：
形成导电层；
于所述导电层上形成光阻层；
利用所述光阻层对所述导电层进行图案化，形成导电结构，其中，所述导电结构相较于所述光阻层的双边关键尺寸偏差为0.3微米至0.8微米。
本发明提供的导电结构的制备方法及薄膜晶体管阵列基板的制备方法，其导电层蚀刻后，得到的导电结构相较于光阻层的双边关键尺寸偏差可减小至0.3微米至0.8微米，相当于缩小了相邻的导电结构之间的间距，有利于应用该导电结构作为导线的显示面板的窄边框的实现。
附图说明
图1为本发明实施例的导电结构的制备方法的流程图。
图2至图4为本发明实施例的导电结构的制备方法的各步骤的剖面示意图。
图5为本发明一实施例的导电结构的扫描电子显微镜图像。
图6为本发明另一实施例的导电结构的扫描电子显微镜图像。
图7为本发明实施例的薄膜晶体管阵列基板的制备方法的流程图。
图8为本发明实施例的薄膜晶体管阵列基板的剖面示意图。
图9为现有技术中的导电结构的扫描电子显微镜图像。
主要元件符号说明
基板 10
导电层 20
第一导电层 21
第二导电层 22
第三导电层 23
光阻层 30
导电结构 40
薄膜晶体管阵列基板 100
薄膜晶体管 50
栅极 51
栅极绝缘层 52
半导体层 53
漏极 54
源极 55
钝化层 60
接触孔 61
电极层 70
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
如图1所示，本发明实施例提供的导电结构40的制备方法，其包括以下步骤：
步骤S11：形成导电层20。
如图2所示，提供一基板10，于基板10上形成导电层20。导电层20包括依次层叠的第一导电层21、第二导电层22以及第三导电层23。
步骤S12：于导电层20上形成光阻层30。
如图3所示，光阻层30形成于第三导电层23远离基板10的表面上。
步骤S13：利用光阻层30对导电层20进行图案化，形成导电结构40，其中，导电结构40相较于光阻层30的双边关键尺寸偏差为0.3微米至0.8微米。
如图4所示，导电结构40之上的光阻层30的尺寸为L1，导电结构40的尺寸为L2，导电结构40相较于光阻层30的双边关键尺寸偏差(CDbias)为L1与L2的差。导电结构40在垂直于基板10厚度方向的剖面中，其大致呈梯形，梯形的底角为倾斜角α(Taper)。
本发明实施例提供的导电结构40的制备方法，其导电层20图案化后形成的导电结构40相较于光阻层30的双边关键尺寸偏差可减小至0.3微米至0.8微米，使得相邻的导电结构40之间的间距可进一步缩小。
于一实施例中，第一导电层21和第三导电层23的材料为钼的氮化物(MoN)，第二导电层22的材料为铝(Al)。即，导电层20为MoN/Al/MoN的叠层。采用湿蚀刻的方式同时对MoN/Al/MoN进行图案化以形成导电结构40。相较于Mo/Al/Mo的叠层结构，MoN/Al/MoN的叠层结构中可通过调整MoN中的N元素的含量，调整两个MoN层与Al层具有相近的蚀刻速率，从而调控导电结构40的倾斜角α。
于一实施例中，MoN/Al/MoN的叠层中，第一导电层21、第二导电层22和第三导电层23采用溅射镀膜依次形成。其中，形成第一导电层21(bottom MoN层)和第三导电层23(topMoN层)时，采用Ar和N2混气比为1:1至1:1.5，且第一导电层21的镀膜功率小于第三导电层23的镀膜功率。如此，可通过调整MoN层的镀膜功率调整MoN层的成膜质量，使得倾斜角α在20°～90°之间任意调控。
具体地，当第一导电层21的镀膜功率为15KW，第三导电层23的镀膜功率为30KW时，蚀刻后形成的导电结构40的倾斜角α可维持在45°以上。另外，第一导电层21的镀膜功率和第三导电层23的镀膜功率越接近，蚀刻后形成的导电结构40的倾斜角α越大，第三导电层23(top MoN层)的缺失越小。
另，若形成第一导电层21(bottom MoN层)和第三导电层23(top MoN层)时，若Ar和N2混气不均匀会导致MoN层的局部膜质差异过大，使得在对MoN/Al/MoN进行图案化的过程中，蚀刻速率变小，而造成MoN层残留(residue)的问题。于一实施例中，可通过调整第三导电层23(top MoN)的镀膜功率改善第三导电层23的成膜质量，以避免MoN层残留的问题。例如，若形成的第三导电层23(top MoN)的厚度为500埃，可调整形成该层时的镀膜功率在25KW以上。于另一实施例中，还可通过调整湿蚀刻过程中的蚀刻时间，来避免MoN层残留的问题。具体地，可调整湿蚀刻过程中蚀刻时间为45秒以上。
本发明实施例中，对于MoN/Al/MoN的叠层结构，通过调整第一导电层21和第三导电层23成膜时的Ar和N2混气比例和镀膜功率，使得上下两MoN层的蚀刻速率接近Al层，进而使得倾斜角α更陡，第三导电层23的缺失更小，双边关键尺寸偏差更小，可缩小至0.6微米至0.8微米。于一实施例中，形成第一导电层21(bottom MoN层)时采用Ar和N2的流量分别为235sccm和300sccm，镀膜功率为15KW，形成第三导电层23(top MoN层)采用Ar和N2的流量分别为235sccm和235sccm，镀膜功率为35KW。结合参阅图5和图9可知，对于MoN/Al/MoN的叠层结构，倾斜角α明显变陡，第三导电层23(topMoN)的缺失变小，双边关键尺寸偏差变小。
于另一实施例中，第一导电层21和第三导电层23的材料为钛(Ti)，第二导电层22的材料为铝(Al)。即，导电层20为Ti/Al/Ti的叠层。其中，Ti/Al/Ti的叠层中，第一导电层21、第二导电层22和第三导电层23可同样采用溅射镀膜依次形成。第一导电层21(bottomTi)的镀膜功率同上第一导电层21(bottom MoN)的镀膜功率，第三导电层23(topTi)的镀膜功率同上第三导电层23(top MoN)的镀膜功率，在此不再赘述。与MoN/Al/MoN的叠层结构图案化的方式不同的是：对Ti/Al/Ti的叠层，采用纯干蚀刻的方式进行图案化以形成导电结构40。干蚀刻过程中，蚀刻气体为Cl2和BCl3。
结合参阅图6和图9可知，对于Ti/Al/Ti的叠层结构，倾斜角α明显变陡，具体为42.46°。
于另一实施例中，在形成Ti/Al/Ti的叠层之前，还包括形成一半导体层53(如图8所示)的过程，Ti/Al/Ti的叠层形成于半导体层53上。经图案化后，导电结构40作为薄膜晶体管50的源极55和漏极54，半导体层53作为薄膜晶体管50的沟道层。
一般地，采用干蚀刻的方式同时对Ti/Al/Ti的叠层进行图案化的过程中，位于Ti/Al/Ti的叠层下方的半导体层的蚀刻深度无法控制，即存在底层缺失(under layer loss)的问题，使得薄膜晶体管的电性异常，例如关态电流Ioff偏高或偏小，使得薄膜晶体管失效。
本发明实施例中，通过调整导电层20(Ti/Al/Ti的叠层)的蚀刻均匀度U％，或者减小第二导电层22(Al)的厚度，或提高半导体层53的厚度，可实现控制底层缺失问题的同时，减小双边关键尺寸偏差，双边关键尺寸偏差可缩小至0.3微米至0.6微米。
具体地，导电层20蚀刻均匀度U％不大于15％，且蚀刻均匀度U％越小越好，且可以通过调整蚀刻气体的配比、压力、功率以及线圈和喷嘴的类型等实现蚀刻均匀度U％不大于15％；第二导电层22(Al)的厚度为2000埃至3000埃，其可视产品对导电结构40阻抗的要求进行调整；半导体层53的材料可选择非晶硅(α-Si)，其厚度为1300埃至1900埃，其可视薄膜晶体管50的电性性能进行调整。于其他实施例中，导电层20不限于上述的三层结构，其可以为单层、双层或甚至大于三层的结构，并且其材料也可为除钼的氮化物、铝和钛以外的其他导电材料，如金、铜等。
如图7所示，本发明实施例还提供一种薄膜晶体管阵列基板100的制备方法，该薄膜晶体管阵列基板100包括上述的导电结构40。薄膜晶体管阵列基板100的制备方法中，至少包括以下步骤：
步骤S21：形成导电层20。
步骤S22：于导电层20上形成光阻层30。
步骤S23：利用光阻层30对导电层20进行图案化，形成导电结构40，其中，导电结构40相较于光阻层30的双边关键尺寸偏差为0.3微米至0.8微米。
其中，步骤S21至步骤S23分别与上述步骤S11至步骤S13相同，可参阅图2至图4，在此不再赘述。
如图8所示，薄膜晶体管阵列基板100包括基板10、形成于基板10上的多个薄膜晶体管50(图中仅示意性地画出一个)、覆盖多个薄膜晶体管50远离基板10一侧的钝化层60。薄膜晶体管50包括栅极51、设置在栅极51上的栅极绝缘层52、设置在栅极绝缘层52上的半导体层53、设置在半导体层53和栅极绝缘层52上的源极55和漏极54。薄膜晶体管阵列基板100还包括多条扫描线(图未示)和多条数据线(图未示)。薄膜晶体管50的栅极51电性连接扫描线，薄膜晶体管50的漏极54电性连接数据线。
于一实施例中，导电结构40可作为薄膜晶体管50的源极55、薄膜晶体管50的漏极54、薄膜晶体管50的栅极51、数据线、或扫描线中的至少之一。例如，步骤S23中，对导电层20进行图案化时，可同时形成扫描线和薄膜晶体管50的栅极51；或步骤S23中，对导电层20进行图案化时，可同时形成数据线和薄膜晶体管50的源极55和漏极54。
由于上述薄膜晶体管阵列基板100的制备方法中，在图案化形成导电结构40的过程中，双边关键尺寸偏差较小，使得利用上述导电结构40作为导线(如扫描线或数据线)的产品中，相当于降低了相邻导线之间的间距，有利于应用该薄膜晶体管阵列基板100的显示装置实现窄边框设计。
请继续参考图8，钝化层60具有暴露薄膜晶体管50的漏极54的接触孔61。薄膜晶体管阵列基板100还包括电极层70，电极层70通过接触孔61与薄膜晶体管50的漏极54电性连接。
于一实施例中，当薄膜晶体管阵列基板100应用于液晶显示装置时，电极层70为像素电极。进一步地，薄膜晶体管阵列基板100还可以包括公共电极。
于另一实施例中，当薄膜晶体管阵列基板100应用于有机电致发光二极管显示装置时，电极层70为阳极。进一步地，薄膜晶体管阵列基板100还可以包括有机材料层和阴极。
以上实施方式仅用以说明本发明的技术方案而非限制，尽管参照较佳实施方式对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。
Claims (7)
1.一种导电结构的制备方法，其包括以下步骤：
形成导电层，所述导电层包括依次层叠的第一导电层、第二导电层以及第三导电层，所述第一导电层和所述第三导电层的材料为钼的氮化物，所述第二导电层的材料为铝；
于所述第三导电层上形成光阻层；以及
利用所述光阻层对所述导电层进行图案化，形成导电结构，其中，采用湿式蚀刻的方式同时对所述第一导电层、所述第二导电层以及所述第三导电层进行图案化以形成所述导电结构，所述导电结构相较于所述光阻层的双边关键尺寸偏差为0.3微米至0.8微米，所述第一导电层和所述第三导电层均采用溅射镀膜形成，所述第一导电层的镀膜功率小于所述第三导电层的镀膜功率。
2.如权利要求1所述的导电结构的制备方法，其特征在于，形成所述第一导电层和所述第三导电层时，采用氩气及氮气作为工作气体，氩气流量和氮气流量的比例为1:1至1:1.5。
3.如权利要求1所述的导电结构的制备方法，其特征在于，在湿式蚀刻时，蚀刻时间为45秒以上。
4.一种导电结构的制备方法，其包括以下步骤：
形成导电层，所述导电层包括依次层叠的第一导电层、第二导电层以及第三导电层，所述第一导电层和所述第三导电层的材料为钛，所述第二导电层的材料为铝；
于所述第三导电层上形成光阻层；以及
利用所述光阻层对所述导电层进行图案化，形成导电结构，其中，采用干蚀刻的方式同时对所述第一导电层、所述第二导电层以及所述第三导电层进行图案化以形成所述导电结构，所述导电结构相较于所述光阻层的双边关键尺寸偏差为0.3微米至0.8微米，所述导电层的蚀刻均匀度不大于15%。
5.如权利要求4所述的导电结构的制备方法，其特征在于，形成所述导电层之前，还包括形成半导体层的步骤，所述半导体层为薄膜晶体管的沟道层，所述导电结构为所述薄膜晶体管的源极和漏极。
6.如权利要求5所述的导电结构的制备方法，其特征在于，所述第二导电层的厚度为2000埃至3000埃，所述半导体层的厚度为1300埃至1900埃。
7.如权利要求1或4所述的导电结构的制备方法，其特征在于，所述导电结构作为薄膜晶体管的源极、薄膜晶体管的漏极、薄膜晶体管的栅极、数据线、扫描线中的至少之一。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911167176.5A CN112838049B (zh) | 2019-11-25 | 2019-11-25 | 导电结构的制备方法和薄膜晶体管阵列基板的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911167176.5A CN112838049B (zh) | 2019-11-25 | 2019-11-25 | 导电结构的制备方法和薄膜晶体管阵列基板的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112838049A CN112838049A (zh) | 2021-05-25 |
| CN112838049B true CN112838049B (zh) | 2023-03-28 |
Family
ID=75922502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911167176.5A Active CN112838049B (zh) | 2019-11-25 | 2019-11-25 | 导电结构的制备方法和薄膜晶体管阵列基板的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112838049B (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554488A (en) * | 1994-07-28 | 1996-09-10 | Northern Telecom Limited | Semiconductor device structure and method of formation thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3916334B2 (ja) * | 1999-01-13 | 2007-05-16 | シャープ株式会社 | 薄膜トランジスタ |
| JP2001223365A (ja) * | 2000-02-10 | 2001-08-17 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法 |
| JP2006332209A (ja) * | 2005-05-24 | 2006-12-07 | Sharp Corp | 薄膜トランジスタ基板及びその製造方法 |
| KR20110090408A (ko) * | 2010-02-03 | 2011-08-10 | 삼성전자주식회사 | 박막 형성 방법, 표시판용 금속 배선 및 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 |
| CN102254861B (zh) * | 2011-08-11 | 2014-01-22 | 深圳市华星光电技术有限公司 | 薄膜晶体管矩阵基板及显示面板的制造方法 |
-
2019
- 2019-11-25 CN CN201911167176.5A patent/CN112838049B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554488A (en) * | 1994-07-28 | 1996-09-10 | Northern Telecom Limited | Semiconductor device structure and method of formation thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112838049A (zh) | 2021-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6570182B2 (en) | Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and a manufacturing method thereof | |
| KR101313124B1 (ko) | 박막 트랜지스터의 제조 방법, 박막 트랜지스터를 이용한표시장치 및 그 표시장치가 설치된 전자기기 | |
| US5874745A (en) | Thin film transistor with carbonaceous gate dielectric | |
| US6337520B1 (en) | Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and manufacturing method thereof | |
| US9799678B2 (en) | Manufacturing method of thin film and metal line for display using the same, thin film transistor array panel, and method for manufacturing the same | |
| US20060240674A1 (en) | Method for Manufacturing Semiconductor Device | |
| US20140184990A1 (en) | Liquid crystal display device and manufacturing method for same | |
| US20070015370A1 (en) | Manufacturing method for semiconductor device | |
| US7026649B2 (en) | Thin film transistor and active matrix flat panel display using the same | |
| US7485579B2 (en) | Method of manufacturing a semiconductor device | |
| CN112838049B (zh) | 导电结构的制备方法和薄膜晶体管阵列基板的制备方法 | |
| US10497724B2 (en) | Manufacturing method of a thin film transistor and manufacturing method of an array substrate | |
| CN109256397B (zh) | 显示基板及其制备方法、显示装置 | |
| TWI467724B (zh) | 應用於面板的導電結構及其製造方法 | |
| KR100495807B1 (ko) | 배선용조성물,이조성물을이용한금속배선및그제조방법,이배선을이용한표시장치및그제조방법 | |
| TW200939482A (en) | Thin film transistor and semiconductor device | |
| CN113284910A (zh) | 显示背板、制作方法以及显示装置 | |
| KR100897720B1 (ko) | 액정표시장치의 제조방법 | |
| US8647980B2 (en) | Method of forming wiring and method of manufacturing semiconductor substrates | |
| JP2004200378A (ja) | 半導体装置の作製方法 | |
| US11380716B2 (en) | Array substrate and manufacturing method thereof | |
| TWI715310B (zh) | 畫素結構及其製造方法 | |
| JP4666907B2 (ja) | 半導体装置の作製方法 | |
| TWI383236B (zh) | 薄膜電晶體及其製造方法與應用其之液晶顯示面板 | |
| KR100458833B1 (ko) | 이중막배선의형성방법및이배선을포함하는박막트랜지스터기판 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |