CN112835840B - 一种串行通信*** - Google Patents
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Abstract
本申请公开了一种串行通信***，该串行通信***包括主设备和从设备；主设备和从设备均采用CPU+FPGA结构，其中，FPGA通过模拟RAM接口方式与对应的CPU连接而实现设备内通信；主设备的FPGA与从设备的FPGA，通过模拟SPI串行接口方式互相连接而实现设备间主从通信。本申请由CPU采用总线访问RAM方式进行操作控制，并基于主从设备的FPGA实现了共享双口RAM的效果，接线简单且适合远距离通信，不仅通信速度快、效率高、协议简单，而且有效降低了CPU占用率，提高了通信实时性、带宽利用率和抗干扰能力强。
Description
技术领域
本申请涉及数据通信技术领域，特别涉及一种串行通信***。
背景技术
设备之间协同工作时需要进行通信。例如，在主控制器与执行单元之间，控制命令需要实时传达至执行单元，而状态信息需要快速反馈至主控制器。设备间的相互通信通常采用总线方式实现，比如232、485、CAN、Ethernet等等，其接口一般都是利用设备中CPU自带的硬件资源。因此，CPU需要花费大量的运行时间去管理，整个通信协议的实现过程较为复杂，进而导致通信数据的实时性、总线带宽利用率都难于控制。
鉴于此，提供一种解决上述技术问题的方案，已经是本领域技术人员所亟需关注的。
发明内容
本申请的目的在于提供一种串行通信***，以便有效提高数据通信的实时性和带宽利用率。
为解决上述技术问题，本申请公开了一种串行通信***，包括主设备和从设备：
所述主设备和所述从设备均采用CPU+FPGA结构，其中，FPGA通过模拟RAM接口方式与对应的CPU连接而实现设备内通信；所述主设备的FPGA与所述从设备的FPGA，通过模拟SPI串行接口方式互相连接而实现设备间主从通信。
可选地，所述主设备发送至所述从设备的通信数据帧中包括帧类型定义字，所述帧类型定义字用于指定当前所述通信数据帧的信息类型；
其中，不同的信息类型对应不同的缓存区，以便所述从设备在响应所述主设备时，针对与所述帧类型定义字对应的缓存区进行数据读写。
可选地，不同的信息类型对应不同的优先级，以便所述主设备在向所述从设备发送通信数据帧时，具体将当前优先级最高的待发送的通信数据帧发送至所述从设备。
可选地，所述信息类型包括以下至少一种：
实时控制帧、周期性控制信息刷新帧、指定地址信息读取帧、参数读写帧、快速状态信息回读帧、慢速状态信息回读帧、从机请求回应帧、其他约定信息回读帧。
可选地，所述主设备的FPGA在向所述从设备发送通信数据帧时具体用于：
根据预设的发送周期定时发送对应的通信数据帧；以及，在所述主设备的CPU向FPGA的RAM特定地址中写入发送请求标志后，发送CPU所指定的通信数据帧。
可选地，所述主设备与所述从设备间的SPI串行接口通过光纤连接。
可选地，在所述主设备和所述从设备中，CPU与FPGA间的数据连接线包括地址线、数据线、控制线；所述主设备的FPGA与所述从设备的FPGA间的数据连接线包括时钟信号线、主设备发送线、从设备发送线。
可选地，所述主设备与所述从设备在进行SPI串行通信时，具体在时钟信号的上升沿读数、在所述时钟信号的下降沿写数。
可选地，所述主设备与所述从设备间的通信数据帧中均包括起始位和结束位；
所述起始位为所述时钟信号中连续出现的2个低电平和1个高电平；所述结束位为所述时钟信号中连续出现的2个高电平为1个低电平。
可选地，所述主设备发送至所述从设备的通信数据帧的帧格式为：
起始位+帧类型定义字+关键控制命令字+分类信息包+校验字+结束位；
所述从设备发送至所述主设备的通信数据帧的帧格式为：
起始位+请求回传帧长度+关键状态信息字+分类信息应答包+校验字+结束位。
本申请所提供的串行通信***所具有的有益效果是：本申请由CPU采用总线访问RAM方式进行操作控制，并基于主从设备的FPGA实现了共享双口RAM的效果，接线简单且适合远距离通信，不仅通信速度快、效率高、协议简单，而且有效降低了CPU占用率，提高了通信实时性、带宽利用率和抗干扰能力强。
附图说明
为了更清楚地说明现有技术和本申请实施例中的技术方案，下面将对现有技术和本申请实施例描述中需要使用的附图作简要的介绍。当然，下面有关本申请实施例的附图描述的仅仅是本申请中的一部分实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图，所获得的其他附图也属于本申请的保护范围。
图1为本申请实施例公开的一种串行通信***的结构框图；
图2为本申请实施例公开的一种通信数据帧的格式示意图；
图3为本申请实施例公开的一种主设备的数据收发流程的示意图；
图4为本申请实施例公开的一种从设备的数据收发流程的示意图；
图5为本申请实施例公开的一种主设备生成帧类型定义字的流程图。
具体实施方式
本申请的核心在于提供一种串行通信***，以便有效提高数据通信的实时性和带宽利用率。
为了对本申请实施例中的技术方案进行更加清楚、完整地描述，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行介绍。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
参见图1所示，本申请实施例公开了一种串行通信***，包括主设备和从设备；
主设备和从设备均采用CPU+FPGA结构，其中，FPGA通过模拟RAM接口方式与对应的CPU连接而实现设备内通信；主设备的FPGA与从设备的FPGA，通过模拟SPI串行接口方式互相连接而实现设备间主从通信。
具体地，主设备和从设备中的CPU(Central Processing Unit，中央处理器)可具体基于ARM单片机或者DSP(Digital Signal Processing，数字信号处理)等控制芯片而实现，结合FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)的配合使用，以完成主设备与从设备间的串行通信。
在主设备和从设备中，FPGA内部创建了一块RAM空间，通过RAM接口方式与CPU连接，CPU可通过地址数据总线访问RAM。此外，FPGA还另外模拟了SPI接口，两个FPGA通过SPI串行接口通信实现了两台设备间RAM数据的交换、同步。
由此，FPGA与CPU之间采用模拟RAM接口方式进行数据读写，主从设备之间由FPGA模拟SPI串行接口通信，通信数据经过FPGA加工管理后，在两个CPU之间达到共享双口RAM的效果。
需要说明的是，共享一块双口RAM可以直接进行数据交换，是两个CPU之间最快速有效的通信方式。常规技术中需要将两个CPU与双口RAM芯片间地址线、数据线、控制线数量等分别连接，因此两个CPU需要在同一块板上或者通过背板总线物理连接，成本高，应用局限性也大。而本申请通过两个FPGA达到共享双口RAM的效果，避免了复杂配线，简化了接线结构，同时也提高了抗干扰性。并且更重要的是，可解决以往传统通信中CPU占用率高、通信效率低的问题。
具体地，在一个实施例中，本申请实施例所提供的串行通信***在上述内容的基础上，在主设备和从设备中，CPU与FPGA间的数据连接线包括地址线、数据线、控制线；主设备的FPGA与从设备的FPGA间的数据连接线包括时钟信号线、主设备发送线、从设备发送线。
进一步地，在一个具体实施例中，主设备与从设备间的SPI串行接口可具体通过光纤连接。采用光纤通信，可避免受环境距离的影响，解决了传统双口RAM通信方式传输距离受限制问题，进一步提高了通信的适用性和抗干扰能力。
可见，本申请所提供的串行通信***，由CPU采用总线访问RAM方式进行操作控制，并基于主从设备的FPGA实现了共享双口RAM的效果，接线简单且适合远距离通信，不仅通信速度快、效率高、协议简单，而且有效降低了CPU占用率，提高了通信实时性、带宽利用率和抗干扰能力强。
作为一种具体实施例，本申请实施例所提供的串行通信***在上述内容的基础上，主设备发送至从设备的通信数据帧中包括帧类型定义字，帧类型定义字用于指定当前通信数据帧的信息类型；
其中，不同的信息类型对应不同的缓存区，以便从设备在响应主设备时，针对与帧类型定义字对应的缓存区进行数据读写。
具体地，本实施例在通信数据帧中引入了用于指示信息分类类型的帧类型定义字，根据预先约定的命令字的协议，主设备的FPGA根据帧类型定义字来定位发送数据地址，从设备在接收完帧类型定义字后立即进行解析，并设置数据收发地址指针。如此，本申请可确保不同类型的信息存放到既定的存储区域中，通过对不同类型的信息分区处理，有效地提高了通信效率。
例如，作为一种具体实施例，本申请实施例所提供的串行通信***在上述内容的基础上，信息类型可具体包括以下至少一种：
实时控制帧、周期性控制信息刷新帧、指定地址信息读取帧、参数读写帧、快速状态信息回读帧、慢速状态信息回读帧、从机请求回应帧、其他约定信息回读帧。
作为一种具体实施例，本申请实施例所提供的串行通信***在上述内容的基础上，不同的信息类型对应不同的优先级，以便主设备在向从设备发送通信数据帧时，具体将当前优先级最高的待发送的通信数据帧发送至从设备。
具体地，为了对不同类型的信息进行科学的有序处理，本实施例为不同类型的通信数据帧设置了不同的处理优先级。FPGA在一帧信息发完之后，将重新查询各个待发送的通信数据帧的优先级，以便按照数据优先级的高低安排发送。其中，可通过将对应的发送请求标志置位来标识待发送的通信数据帧。基于优先级的设定和使用，可进一步提高通信的实时性和带宽利用率。
作为一种具体实施例，本申请实施例所提供的串行通信***在上述内容的基础上，主设备的FPGA在向从设备发送通信数据帧时具体用于：
根据预设的发送周期定时发送对应的通信数据帧；以及，在主设备的CPU向FPGA的RAM特定地址中写入发送请求标志后，发送CPU所指定的通信数据帧。
具体地，本实施例设置了两种通信数据帧的发起方式。对于固定需要周期性发送的信息，可由FPGA自行定时发起；而对于一些临时或者紧急的信息，CPU可以在RAM中的特定地址写入对应的发送请求标志，以便FPGA在读取之后发起信息发送操作。
参见图2，图2为本申请实施例提供的一种通信数据帧的格式示意图。其中，CLK为时钟信号，MOSI为主设备(主机)发送信号，MISO为从设备(从机)发送信号。
具体地，时钟信号可由主设备产生，波特率根据硬件能力而约定，以普通光纤通信为例，通信速度通常取5Mbps。在非通信时段时钟信号输出固定的某一电平，通信阶段则输出时钟信号。
作为一种具体实施例，本申请实施例所提供的串行通信***在上述内容的基础上，主设备与从设备在进行SPI串行通信时，具体在时钟信号的上升沿读数、在时钟信号的下降沿写数。数据字节在发送时高位在前，低位在后。
作为一种具体实施例，本申请实施例所提供的串行通信***在上述内容的基础上，主设备与从设备间的通信数据帧中均包括起始位和结束位；起始位为时钟信号中连续出现的2个低电平和1个高电平；结束位为时钟信号中连续出现的2个高电平为1个低电平。其中，结束位又可称为停止位。当然，本领域技术人员也可以设计并采用其他类型的起始位与结束位，本申请对此并不进行限定。
作为一种具体实施例，本申请实施例所提供的串行通信***在上述内容的基础上，主设备发送至从设备的通信数据帧的帧格式为：
起始位+帧类型定义字+关键控制命令字+分类信息包+校验字+结束位；
从设备发送至主设备的通信数据帧的帧格式为：
起始位+请求回传帧长度+关键状态信息字+分类信息应答包+校验字+结束位。
其中，校验字的目的是校验收到的数据是否正确，如果正确就置位新数据有效标志，CPU收到有效标志后再进行数据处理。
本实施中，主设备的数据收发流程可具体参考图3。具体地，一旦有发送任务需求，主设备首先根据信息类型设置收发地址，并在发送过程中自动生成校验字，对于回传的通信数据帧，只有校验通过时才将数据接收标志位进行有效置位。该过程具体包括：
S101：根据请求发送标志判断是否有当前需发送的通信数据帧；若是，则进入S102；若否，则返回S101。
S102：基于通信数据帧中的帧类型定义字设置发送缓存地址和接收存放地址。
S103：发送起始位。
S104：发送帧类型定义字，接收从设备发送的请求回传帧长度。
S105：发送关键控制命令字，接收从设备发送的关键状态信息字。
S106：发送分类信息包，接收从设备发送的分类信息应答包；并计算校验字。
S107：发送自身计算的校验字，接收从设备发送的校验字。
S108：判断校验结果是否正常；若是，则进入S109；若否，则进入S110。
S109：将对应的数据接收标志位进行有效置位；进入S110。
S110：发送停止位。
相对应地，从设备的数据收发流程可具体参考图4。具体地，请求回传帧长度是指从设备有新的数据包时所要求主设备读取的数据长度，其数据处理请求标志放在关键状态信息字中，从设备只有在收到的通信数据帧校验通过后才将数据处理请求标志进行有效置位。该过程具体可以包括：
S201：判断时钟信号是否出现起始位；若是，则进入S202；若否，则返回S201。
S202：发送请求回传帧长度；进入S203。
S203：判断帧类型定义字是否接收完成；若是，则进入S204；若否，则返回S202。
S204：按照帧类型定义字设置发送缓存地址和接收存放地址。
S205：接收控制命令字并回传关键状态信息字。
S206：接收分类信息包并回传分类信息应答包。
S207：接收主设备发送的校验字。
S208：判断校验是否通过；若是，则进入S209；若否，则进入S210。
S209：将对应的数据处理请求标志进行有效置位。
S210：结束数据发送。
在一个具体实施例中，本申请所公开的串行通信***可具体应用在地铁牵引逆变器中。其中，主设备可具体为***控制器(SCU)，由ARM单片机和FPGA构成；而从设备可具体为电机控制器(PCU)，由DSP和FPGA构成。SCU负责车辆控制逻辑、对PCU实时输出运行所需控制指令、接收PCU状态反馈、对PCU参数读写、PCU关键信号周期性读取(快速变化信号定义为2ms，慢速变化信号定义为10ms)、波形监控(发送用户选择的监控信号偏移地址，然后按每秒4000次频率接收被选信号反馈值并示波输出)。
在一个实施例中，几种常见功能的信息所对应的处理优先级从高至低可依次为：发送控制命令、参数读写、参数回传、波形读取、故障用信息(故障相关信息)读取。当需要发送某一功能的信息时，对应的标志位将被有效置位。
如此，主设备生成帧类型定义字的过程可参见图5，包括：
S301：主设备判断当前是否正在发送数据；若是，则返回至S301进行等待；若否，则进入S302。
S302：判断控制命令发送标志位是否被有效置位；若否，则进入S303；若是，则进入S308。
S303：判断参数读写标志位是否被有效置位；若否，则进入S304；若是，则进入S308。
S304：判断参数回传标志位是否被有效置位；若否，则进入S305；若是，则进入S308。
S305：判断波形读取标志位是否被有效置位；若否，则进入S307；若是，则进入S306。
S306：判断是否到达波形信号读取周期；若否，则进入S307；若是，则进入S308。
S307：判断故障用信息标志位是否被有效置位；若是，则进入S308。
S308：生成对应的帧类型定义字并发送。
其中，故障用信息即可用于进行故障分析的相关信息，可以1000次频率接收显示，其优先级低于以4000次频率接收的波形信号。
本申请中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的设备而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需说明的是，在本申请文件中，诸如“第一”和“第二”之类的关系术语，仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。此外，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请的保护范围内。
Claims (10)
1.一种串行通信***，其特征在于，包括主设备和从设备；
所述主设备和所述从设备均采用CPU+FPGA结构，其中，FPGA通过模拟RAM接口方式与对应的CPU连接而实现设备内通信；所述主设备的FPGA与所述从设备的FPGA，通过模拟SPI串行接口方式互相连接而实现设备间主从通信；
具体的，所述***应用于地铁牵引逆变器，所述主设备为***控制器，由ARM单片机和FPGA构成；所述从设备为电机控制器，由DSP和FPGA构成；所述***控制器负责车辆控制逻辑、对电机控制器实时输出运行所需控制指令、接收电机控制器状态反馈、对电机控制器参数读写、电机控制器关键信号周期性读取、波形监控；
其中，所述主从通信的流程包括：所述主设备的FPGA根据发送至所述从设备的通信数据帧的信息类型设置收发地址，并按照所述收发地址在发送过程中生成校验字；当获取到所述从设备的FPGA根据所述校验字回传的通信数据帧时，对回传的通信数据帧进行校验，并在校验通过时将数据接收标志位进行有效置位，以使CPU进行数据处理；所述发送至所述从设备的通信数据帧和所述回传的通信数据帧的帧格式并不相同；所述数据接收标志位包括控制命令发送标志位、参数读写标志位、参数回传标志位、波形读取标志位和故障用信息标志位，各标志位的优先级从高至低依次为：控制命令发送标志位、参数读写标志位、参数回传标志位、波形读取标志位、故障用信息标志位。
2.根据权利要求1所述的串行通信***，其特征在于，所述主设备发送至所述从设备的通信数据帧中包括帧类型定义字，所述帧类型定义字用于指定当前所述通信数据帧的信息类型；
其中，不同的信息类型对应不同的缓存区，以便所述从设备在响应所述主设备时，针对与所述帧类型定义字对应的缓存区进行数据读写。
3.根据权利要求2所述的串行通信***，其特征在于，不同的信息类型对应不同的优先级，以便所述主设备在向所述从设备发送通信数据帧时，具体将当前优先级最高的待发送的通信数据帧发送至所述从设备。
4.根据权利要求2所述的串行通信***，其特征在于，所述信息类型包括以下至少一种：
实时控制帧、周期性控制信息刷新帧、指定地址信息读取帧、参数读写帧、快速状态信息回读帧、慢速状态信息回读帧、从机请求回应帧、其他约定信息回读帧。
5.根据权利要求1所述的串行通信***，其特征在于，所述主设备的FPGA在向所述从设备发送通信数据帧时具体用于：
根据预设的发送周期定时发送对应的通信数据帧；以及，在所述主设备的CPU向FPGA的RAM特定地址中写入发送请求标志后，发送CPU所指定的通信数据帧。
6.根据权利要求1所述的串行通信***，其特征在于，所述主设备与所述从设备间的SPI串行接口通过光纤连接。
7.根据权利要求2所述的串行通信***，其特征在于，在所述主设备和所述从设备中，CPU与FPGA间的数据连接线包括地址线、数据线、控制线；所述主设备的FPGA与所述从设备的FPGA间的数据连接线包括时钟信号线、主设备发送线、从设备发送线。
8.根据权利要求7所述的串行通信***，其特征在于，所述主设备与所述从设备在进行SPI串行通信时，具体在时钟信号的上升沿读数、在所述时钟信号的下降沿写数。
9.根据权利要求8所述的串行通信***，其特征在于，所述主设备与所述从设备间的通信数据帧中均包括起始位和结束位；
所述起始位为所述时钟信号中连续出现的2个低电平和1个高电平；所述结束位为所述时钟信号中连续出现的2个高电平为1个低电平。
10.根据权利要求9所述的串行通信***，其特征在于，所述主设备发送至所述从设备的通信数据帧的帧格式为：
起始位+帧类型定义字+关键控制命令字+分类信息包+校验字+结束位；
所述从设备发送至所述主设备的通信数据帧的帧格式为：
起始位+请求回传帧长度+关键状态信息字+分类信息应答包+校验字+结束位。
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