CN112769319A - 电平转换模块、驱动电路及控制芯片 - Google Patents

Abstract

本申请提供了一种电平转换模块、驱动电路、控制芯片和电子烟，其中该电平转换模块应用于控制芯片中的驱动电路，该电平转换模块包括：电平转换单元和信号发生单元；信号发生单元用于向电平转换单元输出控制信号；电平转换单元用于在第一时相时，通过第一电平转换子单元和第二电平转换子单元交替输出第三电平；也即是说，仅通过控制芯片内的电平转换单元，即可输出大于预设电平值的第三电平，降低了控制芯片外器件的数量，减小了控制芯片外部器件占用的面积，同时降低了成本。

Description

电平转换模块、驱动电路及控制芯片

技术领域

本申请涉及半导体技术领域，特别涉及一种电平转换模块、驱动电路及控制芯片。

背景技术

在一些采用电池进行供电的电子产品中，通常会采用金属氧化物半导体（channel-Metal-Oxide-Semiconductor，MOS）管作为电子产品中的负载电阻的驱动电路的部分，并与其他电路相互连接，作为电子产品的控制芯片。利用MOS管饱和导通电流恒定的特性，可以保证负载电阻的电流恒定。传统的负载电阻的驱动电路，通常采用P型金属氧化物半导体（Positive channel-Metal-Oxide-Semiconductor，PMOS）管作为驱动电路中保证负载电阻上的电流恒定的部分。

然而PMOS管存在导通电阻大、速度慢和价格高的问题。可以采用N型金属氧化物半导体（Negative channel-Metal-Oxide-Semiconductor，NMOS）管作为驱动电路上保证负载电阻上的电流恒定的部分。但是NMOS管在栅极电压高于源极电压时才能导通，传统的控制芯片无法实现升压功能，在供电电源单一的情况下，需要在控制芯片外设置多个功率管、电感和电容，形成升压型电路，提高NMOS管的栅极电压，从而导致控制芯片外部器件较多，占用面积大。

发明内容

本申请提供一种电平转换模块，能够减少控制芯片外部器件数量，降低控制芯片外部器件占用面积。

第一方面，本申请实施例提供一种电平转换模块，该电平转换模块应用于控制芯片中的驱动电路，该电平转换模块包括：

电平转换单元和信号发生单元；电平转换单元包括第一电平转换子单元和第二电平转换子单元；第一电平转换子单元与信号发生单元连接；第二电平转换子单元分别与信号发生单元以及第一电平转换子单元连接；

信号发生单元用于向电平转换单元输出控制信号，控制信号包括第一时相；在第一时相，控制信号的电平为按照第一预设频率交替的第一电平和第二电平；第一电平的电平值大于第二电平的电平值；

电平转换单元用于在第一时相，通过第一电平转换子单元和第二电平转换子单元交替输出第三电平；第三电平的电平值大于预设电平值。

在一个实施例中，上述第一电平转换子单元包括电容C1；第二电平转换子单元包括电容C2；第一电平转换子单元用于在第一时相的第二电平时，基于C1两端的第一差值电压输出第三电平；并在第一时相的第一电平时，通过C1存储电能；第二电平转换子单元用于在第一时相的第一电平时，基于C2两端的第二差值电压输出第三电平；并在第一时相的第二电平时，通过C2存储电能。

在一个实施例中，上述第一电平转换子单元还包括P型金属氧化物半导体PMOS管M1、NMOS管M2，PMOS管M3、NMOS管M4；信号发生单元分别与M1的栅极、M2的栅极连接；M3的漏极与M4的漏极连接、M1的漏极与M2的漏极连接；M3的源极与驱动电路的NMOS管的栅极连接，M3的栅极、M4的栅极与第二电平转换子单元连接；M4的源极与外部电源连接；M1的源极与外部电源连接，M2的源极接地。

在一个实施例中，上述第二电平转换子单元还包括P型金属氧化物半导体PMOS管M5、第三NMOS管M6，第四PMOS管M7、第四NMOS管M8和第一反相器；信号发生单元通过第一反相器分别与M7的栅极、M8的栅极连接；M7的漏极与M8的漏极连接、M5的漏极M6的漏极连接；M5的源极与驱动电路的NMOS管的栅极连接，M5的栅极、M6的栅极与第一电平转换子单元连接；M6的源极与外部电源连接；M7的源极与外部电源连接，M8的源极接地。

在一个实施例中，控制信号还包括第二时相，在第二时相，控制信号的电平为第二电平；上述信号发生单元包括第一输入端口、第二输入端口、输出端口和与门；第一输入端口用于接收时钟信号，并将时钟信号输入与门，时钟信号的电平为按照第一预设频率交替的第一电平和第二电平；第二输入端口用于接收方波信号，并将方波信号输入与门，方波信号的电平为按照第二预设频率交替的第一电平和第二电平；与门用于将时钟信号和方波信号进行与计算得到第一时相和第二时相按照第二预设频率交替的控制信号，并通过输出端口向电平转换单元输出控制信号。

在一个实施例中，上述电平转换模块还包括反相单元；反相单元包括第二反相器，PMOS管M9和NMOS管M10；信号发生单元的第二输入端口通过第二反相器分别与M9的栅极、M10的栅极连接；M9的源极与外部电源连接，M9的漏极分别与M4的源极、M6的源极连接；M10的源极接地，M10的漏极分别与M4的源极、M6的源极连接。

在一个实施例中，控制信号为第一时相，上述电平转换模块还包括电容C3；C3的第一端分别与第一电平转换子单元、第二电平转换子单元连接，并通过逻辑驱动单元与至少两个待输入模块连接；逻辑驱动单元用于根据预设时序，将第三电平输出至至少两个待输入模块连接的目标待输入模块，目标待输入模块由预设时序确定；C3的第二端与外部电源连接。

在一个实施例中，逻辑驱动单元包括至少两个逻辑驱动模块，各逻辑驱动模块与至少两个待输入模块一一对应；C3的第一端通过逻辑驱动模块与逻辑驱动模块对应的待输入模块连接；各逻辑驱动模块按照预设时序导通，至少两个逻辑驱动模块中处于导通状态的目标逻辑驱动模块，用于将第三电平输出至目标待输入模块，目标待输入模块与目标逻辑驱动模块对应。

第二方面，一种驱动电路，该驱动电路包括上述第一方面所述的电平转换模块和驱动电路的NMOS管。

第三方面，一种控制芯片，该控制芯片包括上述第二方面所述的驱动电路和至少一个负载电阻。

上述电平转换模块、驱动电路和控制芯片，其中该电平转换模块应用于控制芯片中的驱动电路，该电平转换模块包括：电平转换单元和信号发生单元；电平转换单元包括第一电平转换子单元和第二电平转换子单元，其中，第一电平转换子单元与信号发生单元连接，第二电平转换子单元分别与信号发生单元和第一电平转换子单元连接；信号发生单元用于向电平转换单元输出控制信号，控制信号包括第一时相；在第一时相，控制信号的电平为按照第一预设频率交替的第一电平和第二电平；第一电平的电平值大于第二电平的电平值；电平转换单元用于在第一时相时，通过第一电平转换子单元和第二电平转换子单元交替输出第三电平；第三电平的电平值大于预设电平值，也即是说，仅通过控制芯片内的电平转换单元，即可输出大于预设电平值的第三电平，避免了在控制芯片外设置多个功率管、电感和电容，形成升压型电路，提高输出电压的情况，特别是在驱动电路中包括有NMOS管的情况下，无需在控制芯片外设置多种器件来提高NMOS管栅极电压，降低了控制芯片外器件的数量，减小了控制芯片外部器件占用的面积。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一个实施例中提供的电平转换模块的应用环境示意图；

图2为本申请另一个实施例中提供的电平转换模块的结构示意图；

图3为本申请另一个实施例中提供的电平转换模块的结构示意图；

图4为本申请另一个实施例中提供的电平转换模块的结构示意图；

图5为本申请另一个实施例中提供的电平转换模块的结构示意图；

图6为本申请一个实施例中提供的电平转换模块的结构示意图。

附图标记说明

10、控制芯片； 100、驱动电路；

110、电平转换模块； 120、NMOS管；

111、电平转换单元； 1111、第一电平转换子单元；

1112、第二电平转换子单元； 11121、第一反相器；

112、信号发生单元； 1121、第一输入端口；

1122、第二输入端口； 1123、与门；

1124、输出端口； 113、反相单元；

1131、第二反相器； 20、电源；

200、负载电阻； 300、逻辑驱动单元；

310、逻辑驱动模块； 400、待输入模块。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

可以理解，本申请实施例中的术语“第一”、“第二”、“第三”、“第四”等（如果存在）是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

本实施例所提供的电平转换模块，可以适用于如图1所示的应用环境中。其中，电平转换模块110应用于控制芯片10中的驱动电路100，其中，控制芯片10中还包括负载电阻200，驱动电路100中还包括有NMOS管120，NMOS管120的栅极与电平转换模板110连接，NMOS管120的源极与负载电阻200连接，NMOS管120的漏极通常与外部电源20连接，也即是说，外部电源20向NMOS管120的漏极输出漏极电压。当NMOS管120的栅极电压大于漏极电压时，NMOS管120导通，此时，NMOS管120的饱和导通电流恒定，因此，负载电阻200上流经的电流也恒定，进而保证负载电阻200上的功率恒定。需要说明的是，本申请实施例所提供的电平转换模块还可以适用于其他需要提供高电平的应用环境，并不限于图1所示的应用环境。

图2为本申请一个实施例中电平转换模块的结构示意图，如图2所示，该电平转换模块110应用于控制芯片10中的驱动电路100，该电平转换模块110包括：电平转换单元111和信号发生单元112；电平转换单元111包括第一电平转换子单元1111和第二电平转换子单元1112；第一电平转换子单元1111信号发生单元112连接；第二电平转换子单元1112分别与信号发生单元112和第一电平转换子单元1111连接；信号发生单元112用于向电平转换单元111输出控制信号，控制信号包括第一时相；在第一时相，控制信号的电平为按照第一预设频率交替的第一电平和第二电平；第一电平的电平值大于第二电平的电平值；电平转换单元111用于在第一时相，通过第一电平转换子单元1111和第二电平转换子单元1112交替输出第三电平；第三电平的电平值大于预设电平值。

其中，电平转换模块110应用于控制芯片10中的驱动电路100中，用于输出大于预设电平值的第三电平。在一种可能的情况，电平转换模块110可以用于向驱动电路中的NMOS管的栅极提供电压。其中，NMOS管的漏极通常与外部电源20连接，若外部电源20向NMOS管的漏极输出的电压为VDD时，当电平转换模块110向NMOS管的栅极输出第三电平的电平值大于预设电平值，也即是外部电源20向NMOS管的漏极输出的电压VDD，NMOS管导通。此时，NMOS管120的饱和导通电流恒定，因此，与NMOS管120的源极连接的负载电阻200上流经的电流也恒定，进而使得负载电阻200上的功率恒定。

电平转换单元111包括第一电平转换子单元1111和第二电平转换子单元1112，第一电平转换子单元1111分别与驱动电路的NMOS管120的栅极和信号发生单元112连接，第二电平转换子单元1112分别与驱动电路的NMOS管120的栅极和信号发生单元112连接。第一电平转换子单元1111和第二电平转换子单元1112在接收到信号发生单元112输出的第一信号时，可以交替的向驱动电路的NMOS管120的栅极输出第三电平；在第一时相的第二信号时，停止输出第三电平。需要说明的是，第一电平转换子单元1111和第二电平转换子单元1112的结构相同，也可以不同，本申请实施例对此不做限制。

信号发生单元112用于向电平转换单元111输出控制信号，控制信号包括第一时相；其中，时相用于指示控制信号在预设时段内的变化，例如，控制信号在预设时段内的电平值以第一电平和第二电平交替，或者，控制信号在预设时段内的电平值持续为第一电平。在第一时相，控制信号的电平为按照第一预设频率交替的第一电平和第二电平；第一电平的电平值大于第二电平的电平值。第一电平的电平值大于第二电平的电平值，也即是说，控制信号在第一时相时，可以视为方波信号，包括电平值高的第一电平，和电平值低于第一电平的第二电平，也即是低电平，例如第二电平可以是0电平。

上述电平转换模块应用于控制芯片中的驱动电路，该电平转换模块包括：电平转换单元和信号发生单元；电平转换单元包括第一电平转换子单元和第二电平转换子单元，其中，第一电平转换子单元与信号发生单元连接，第二电平转换子单元分别与信号发生单元和第一电平转换子单元连接；信号发生单元用于向电平转换单元输出控制信号，控制信号包括第一时相；在第一时相，控制信号的电平为按照第一预设频率交替的第一电平和第二电平；第一电平的电平值大于第二电平的电平值；电平转换单元用于在第一时相时，通过第一电平转换子单元和第二电平转换子单元交替输出第三电平；第三电平的电平值大于预设电平值，也即是说，仅通过控制芯片内的电平转换单元，即可输出大于预设电平值的第三电平，避免了在控制芯片外设置多个功率管、电感和电容，形成升压型电路，提高输出电压的情况，特别是在驱动电路中包括有NMOS管的情况下，无需在控制芯片外设置多种器件来提高NMOS管栅极电压，降低了控制芯片外器件的数量，减小了控制芯片外部器件占用的面积。

图3为本申请另一个实施例提供的电平转换模块的结构示意图，如图3所示，上述第一电平转换子单元1111包括电容C1，第二电平转换子单元1112包括电容C2，第一电平转换子单元1111用于在第一时相的第二电平时，基于C1两端的第一差值电压输出第三电平；并在第一时相的第一电平时，通过C1存储电能；第二电平转换子单元1112用于在第一时相的第一电平时，基于C2两端的第二差值电压输出第三电平；并在第一时相的第二电平时，通过C2存储电能。

其中，第一电平转换子单元1111用于在第一时相的第二电平时，输出第三电平；第二电平转换子单元1112用于在第一时相的第一电平时，输出第三电平。

在第一时相的第一电平时，第一电平转换子单元1111中的C1储存电能，使得C1两端存在电压差。由于电容两端电压不能突变，第一电平转换子单元1111基于C1两端的第一差值电压，可以在初始信号的电压上，叠加第一差值电压，进而使得最终输出第三电平的电平值大于预设电平值，该预设电平大于等于所要驱动的NMOS管的阈值电压。同样的，当在第一时相的第二电平时，第二电平转换子单元1112中的C2储存电能，使得C2两端存在电压差。由于电容两端电压不能突变，第二电平转换子单元1112基于C2两端的第二差值电压，可以在输出的初始信号的电压上，叠加第二差值电压，进而使得最终输出的第三电平的电平值大于预设电平值，使所要驱动的NMOS管导通。

可选的，第一电平转换子单元1111还包括P型金属氧化物半导体PMOS管M1、NMOS管M2，PMOS管M3、NMOS管M4；信号发生单元112分别与M1的栅极、M2的栅极连接；M3的漏极与M4的漏极连接、M1的漏极月M2的漏极连接；在一种可能的情况下，第一电平转换子单元1111中的C1的第一端分别与M3的漏极、M4的漏极连接；第一电平转换子单元1111中的C1的第二端分别与M1的漏极、M2的漏极连接；M3的源极与驱动电路的NMOS管120的栅极连接，M3的栅极、M4的栅极与第二电平转换子单元1112连接，在一种可能的情况下M3的栅极、M4的栅极与C2的第二端连接；M4的源极与外部电源20连接，M1的源极与外部电源20连接，M2的源极接地。

在第一时相的第一电平时，M2和M4导通，则第一电平转换子单元1111可以通过C1的第二端通过M2接地，通过M4的源极的高电平向C1充电，使得C1两端的存在电压差。M4的源极与外部电源20连接，M4的源极电平值为VDD，则可以将C1两端的第一差值电压稳定在VDD。当第一时相的第二电平时，M1导通，M2和M4关断，M1的源极与外部电源20连接，M1的漏极的电平值与外部电源20输出的电平值VDD相同，则C1的第二端的电平值为VDD。电容两端电压不能突变，则在C1第二端为VDD时，C1的第一端的电平值为2*VDD。此时，M3导通，通过M3的源极输出的第三电平的电平值为2*VDD。

可选的，第二电平转换子单元1112还包括P型金属氧化物半导体PMOS管M5、NMOS管M6，PMOS管M7、NMOS管M8和第一反相器11121；信号发生单元通过第一反相器11121分别与M7的栅极、M8的栅极连接；M7的漏极与M8的漏极连接，M5的漏极与M6的漏极连接；在一种可能的情况下，第二电平转换子单元1112中的C2的第一端分别与M7的漏极、M8的漏极连接；第二电平转换子单元1112中的C2的第二端分别与M5的漏极、M6的漏极连接；M5的源极与驱动电路的NMOS管的栅极连接，M5的栅极、M6的栅极与第一电平转换子单元1111连接，在一种可能的情况下，M5的栅极、M6的栅极与C1的第一端连接；M6的源极与外部电源连接，M7的源极与外部电源连接，M8的源极接地。

在第一时相的第二电平时，通过第一反相器11121，使得M7和M8的栅极为高电平，M8导通，则C2的第一端通过M8接地，通过M6的源极的高电平向C2充电，使得C2两端的存在电压差。M6的源极与外部电源连接，在一种可能的情况下，M6的源极电平值为VDD，则可以将C2两端的第二差值电压稳定在VDD。在第一时相的第一电平时，通过第一反相器11121，使得M7和M8的栅极为低电平，M7导通，M6和M8关断，M7的源极与外部电源20连接，M7的漏极的电平值与外部电源20输出的电平值VDD相同，则C2的第一端的电平值为VDD。电容两端电压不能突变，则在C2第一端为VDD时，C2的第二端的电平值为2*VDD。此时，M5导通，通过M5的源极输出的第三电平的电平值为2*VDD。

上述电平转换模块，第一电平转换子单元包括电容C1；第二电平转换子单元包括电容C2；第一电平转换子单元用于在第一时相的第二电平时，基于C1两端的第一差值电压输出第三电平；并在第一时相的第一电平时，通过C1存储电能；第二电平转换子单元用于在第一时相的第一电平时，基于C2两端的第二差值电压输出第三电平；并在第一时相的第二电平时，通过C2存储电能，使得可以通过控制芯片中的第一电平转换子单元和第二电平转换子单元即可交替的输出大于预设电平值的第三电平，避免了在控制芯片外设置多个功率管、电感和电容，形成升压型电路，降低了控制芯片外器件的数量，减小了控制芯片外部器件占用的面积。

图4为本申请另一个实施例提供的电平转换模块的结构示意图，如图4所示，控制信号还包括第二时相，在第二时相，控制信号的电平为第二电平，上述信号发生单元112包括第一输入端口1121、第二输入端口1122、输出端口1123和与门1124；第一输入端口1121用于接收时钟信号，并将时钟信号输入与门1124，时钟信号的电平为按照第一预设频率交替的第一电平和第二电平；第二输入端口1122用于接收方波信号，并将方波信号输入与门1124，方波信号的电平为按照第二预设频率交替的第一电平和第二电平；与门1124用于将时钟信号和方波信号进行与计算得到第一时相和第二时相按照第二预设频率交替的控制信号，并通过输出端口1123向电平转换单元111输出控制信号。

信号发生单元112可以通过第一输入端口1121接收时钟信号（如图4所示CLK），通过第二输入端口1122接收方波信号（如图4所示DRV），并将时钟信号和方波信号通过与门1123进行与计算，得到第一时相和第二时相按照第二预设频率交替的控制信号（如图4所示），进而通过输出端口1123向电平转换单元111输出与计算后得到的控制信号。需要说明的是，第一预设频率和第二预设频率可以相同，也可以不同，本申请实施例对此不作限制。

图5为本申请另一个实施例提供的电平转换模块的结构示意图，如图5所示，上述电平转换模板110还包括反相单元113；反相单元113包括第二反相器1131，PMOS管M9和NMOS管M10；信号发生单元112的第二输入端口1122通过第二反相器1131分别与M9的栅极、M10的栅极连接；M9的源极与外部电源20连接，M9的漏极分别与M4的源极、M6的源极连接；M10的源极接地，M10的漏极分别与M4的源极、M6的源极连接。

第二反相器1131可以用于将高电平转换为低电平，将低电平转换为高电平。信号发生单元112的第二输入端口1122接收到方波信号，可以将接收到的方波信号通过第二反相器1131输入到M9的栅极、M10的栅极。则在第一时相的第一电平时，通过第二反相器1131输入到M9的栅极、M10的栅极为低电平，M9导通，M10关断，M9的源极与外部电源20连接，输入到M4的源极、M6的源极的信号为外部电源20输出的高电平，可以用于向C1和C2进行充电。

在一个实施例中，如图6所示，当控制信号为第一时相，上述电平转换模块110还包括电容C3；C3的第一端分别与第一电平转换子单元1111、第二电平转换子单元1112连接；并通过逻辑驱动单元300与至少两个待输入模块400（以驱动电路的NMOS管为例）连接；逻辑驱动单元用于根据预设时序，将第三电平输出至至少两个待输入模块连接的目标待输入模块，目标待输入模块由预设时序确定；C3的第二端与外部电源连接。

当控制信号为第一时相，电平转化模块110可以被视为提供电能的电源，因此，在第一电平转换子单元1111、第二电平转换子单元1112与至少两个待输入模块400之间增加C3，使得第一电平转换子单元1111、第二电平转换子单元1112可以通过C3向至少两个待输入模块提供电压稳定的信号。其中，可以通过一个逻辑驱动单元300在预设时序中的目标时刻到达时，开启第一电平转换子单元1111、第二电平转换子单元1112与对应的待输入模块400之间的通道，以使第三电平输出至对应的待输入模块400。其中，逻辑驱动单元300可以包括多个逻辑驱动模块，一个逻辑驱动模块可以对应多个待输入模块，一个逻辑驱动模块也可以对应一个待输入模块，本申请实施例对此不作限制。

在一种可能的情况下，可选的，逻辑驱动单元300包括至少两个逻辑驱动模块310，各逻辑驱动模块310与至少两个待输入模块400一一对应；C3的第一端通过逻辑驱动模块310与逻辑驱动模块310对应的待输入模块400连接；各逻辑驱动模块310按照预设时序导通，至少两个逻辑驱动模块310中处于导通状态的目标逻辑驱动模块，用于将第三电平输出至目标待输入模块，目标待输入模块与目标逻辑驱动模块对应。

其中，逻辑驱动单元300包括至少两个逻辑驱动模块310，各逻辑驱动模块310与至少两个待输入模块400中各待输入模块一一对应，也即是说，每一个逻辑驱动模块310均有与之对应的一个待输入模块。C3的第一端通过逻辑驱动模块310与逻辑驱动模块对应的待输入模块400连接；各逻辑驱动模块310按照预设时序导通，至少两个逻辑驱动模块310中处于导通状态的目标逻辑驱动模块，用于将第三电平输出至目标逻辑驱动模块对应的目标待输入模块。也即是说，在预设时序中的目标时刻到达时，处于导通状态的目标逻辑驱动模块可以通过开启第一电平转换子单元1111、第二电平转换子单元1112与目标待输入模块之间的通道，以使第三电平输出至目标待输入模块。

在一个实施例中，还提供了一种驱动电路，该驱动电路包括上述实施例所述的电平转换模块和驱动电路的NMOS管。其中，电平转换模块为驱动电路中的NMOS管提供大于等于其阈值电压的预设电平值的第三电平。

上述驱动电路的实现原理和有益效果与上述电平转换模块类似，此处不再赘述。

在一个实施例中，还提供了一种控制芯片，该控制芯片包括上述驱动电路和至少一个负载电阻。

上述控制芯片的实现原理和有益效果与上述电平转换模块类似，此处不再赘述。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种电平转换模块，其特征在于，所述电平转换模块应用于控制芯片中的驱动电路，所述电平转换模块包括：电平转换单元和信号发生单元；所述电平转换单元包括第一电平转换子单元和第二电平转换子单元；所述第一电平转换子单元与所述信号发生单元连接；所述第二电平转换子单元分别与所述信号发生单元以及所述第一电平转换子单元连接；

所述信号发生单元用于向所述电平转换单元输出控制信号，所述控制信号包括第一时相；在所述第一时相，所述控制信号的电平为按照第一预设频率交替的第一电平和第二电平；所述第一电平的电平值大于所述第二电平的电平值；

所述电平转换单元用于在所述第一时相，通过所述第一电平转换子单元和所述第二电平转换子单元交替输出第三电平；所述第三电平的电平值大于预设电平值。

2.根据权利要求1所述的电平转换模块，其特征在于，所述第一电平转换子单元包括电容C1；所述第二电平转换子单元包括电容C2；

所述第一电平转换子单元用于在所述第一时相的所述第二电平时，基于所述C1两端的第一差值电压输出所述第三电平；并在所述第一时相的所述第一电平时，通过所述C1存储电能；

所述第二电平转换子单元用于在所述第一时相的所述第一电平时，基于所述C2两端的第二差值电压输出所述第三电平；并在所述第一时相的所述第二电平时，通过所述C2存储电能。

3.根据权利要求1所述的电平转换模块，其特征在于，所述第一电平转换子单元还包括P型金属氧化物半导体PMOS管M1、NMOS管M2，PMOS管M3、NMOS管M4；

所述信号发生单元分别与所述M1的栅极、所述M2的栅极连接；

所述M3的漏极与所述M4的漏极连接；所述M1的漏极与所述M2的漏极连接；

所述M3的源极与所述驱动电路的NMOS管的栅极连接，所述M3的栅极、所述M4的栅极与所述第二电平转换子单元连接；所述M4的源极与外部电源连接；

所述M1的源极与所述外部电源连接，所述M2的源极接地。

4.根据权利要求1所述的电平转换模块，其特征在于，所述第二电平转换子单元还包括P型金属氧化物半导体PMOS管M5、第三NMOS管M6，第四PMOS管M7、第四NMOS管M8和第一反相器；

所述信号发生单元通过所述第一反相器分别与所述M7的栅极、所述M8的栅极连接；

所述M7的漏极与所述M8的漏极连接；所述M5的漏极与所述M6的漏极连接；

所述M5的源极与所述驱动电路的NMOS管的栅极连接，所述M5的栅极、所述M6的栅极与所述第一电平转换子单元连接；所述M6的源极与外部电源连接；

所述M7的源极与所述外部电源连接，所述M8的源极接地。

5.根据权利要求1-4中任一项所述的电平转换模块，其特征在于，所述控制信号还包括第二时相，在所述第二时相，所述控制信号的电平为所述第二电平；

所述信号发生单元包括第一输入端口、第二输入端口、输出端口和与门；

所述第一输入端口用于接收时钟信号，并将所述时钟信号输入所述与门，所述时钟信号的电平为按照所述第一预设频率交替的所述第一电平和所述第二电平；

所述第二输入端口用于接收方波信号，并将所述方波信号输入所述与门，所述方波信号的电平为按照第二预设频率交替的所述第一电平和所述第二电平；

所述与门用于将所述时钟信号和所述方波信号进行与计算得到所述第一时相和所述第二时相按照所述第二预设频率交替的所述控制信号，并通过所述输出端口向所述电平转换单元输出所述控制信号。

6.根据权利要求1~4任一项所述的电平转换模块，其特征在于，所述电平转换模块还包括反相单元；所述反相单元包括第二反相器，PMOS管M9和NMOS管M10；

所述信号发生单元的第二输入端口通过所述第二反相器分别与所述M9的栅极、所述M10的栅极连接；

所述M9的源极与外部电源连接，所述M9的漏极分别与所述M4的源极、所述M6的源极连接；

所述M10的源极接地，所述M10的漏极分别与所述M4的源极、所述M6的源极连接。

7.根据权利要求1-4中任一项所述的电平转换模块，其特征在于，所述控制信号为所述第一时相，所述电平转换模块还包括电容C3；

所述C3的第一端分别与所述第一电平转换子单元、所述第二电平转换子单元连接，并通过逻辑驱动单元与至少两个待输入模块连接；

所述逻辑驱动单元用于根据预设时序，将所述第三电平输出至所述至少两个待输入模块连接的目标待输入模块，所述目标待输入模块由所述预设时序确定；

所述C3的第二端与外部电源连接。

8.根据权利要求7所述的电平转换模块，其特征在于，所述逻辑驱动单元包括至少两个逻辑驱动模块，各所述逻辑驱动模块与所述至少两个待输入模块连接一一对应；

所述C3的第一端通过所述逻辑驱动模块与所述逻辑驱动模块对应的待输入模块连接；

各所述逻辑驱动模块按照所述预设时序导通，至少两个逻辑驱动模块中处于导通状态的目标逻辑驱动模块，用于将所述第三电平输出至所述目标待输入模块，所述目标待输入模块与所述目标逻辑驱动模块对应。

9.一种驱动电路，其特征在于，所述驱动电路包括如权利要求1-8任一项所述的电平转换模块和N型金属氧化物半导体NMOS管。

10.一种控制芯片，其特征在于，所述控制芯片包括如权利要求9所述的驱动电路和至少一个负载电阻。

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