CN112731778B - 一种半导体套刻精度的控制方法及叠层标记 - Google Patents

一种半导体套刻精度的控制方法及叠层标记 Download PDF

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Abstract

本发明公开了一种半导体套刻精度的控制方法，该方法包括根据所述主套刻叠层标记获取主量测值；根据所述辅助套刻叠层标记获取辅助量测值；基于所述主量测值和所述辅助量测值进行套刻补偿。另外，还公开了一种半导体套刻叠层标记。采用本发明提高了半导体套刻的精度。

Description

一种半导体套刻精度的控制方法及叠层标记
技术领域
本发明涉及一种半导体制造工艺，特别涉及一种半导体套刻精度的控制方法及叠层标记。
背景技术
随着电子技术的不断发展，半导体制造的工艺尺寸越来越小，对半导体制造精度的要求也越来越高。目前在小尺寸的工艺制程中，为了保证套刻叠层标记能真实反映芯片内的套刻对准行为，套刻叠层标记会采取与芯片中图案一样的设计。但是后续工艺往往会影响套刻叠层标记的质量，导致量测结果错误或者不准确，妨碍制程工艺质量控制。
发明内容
本发明的目的在于提供一种半导体套刻精度的控制方法及叠层标记，用以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供一种半导体套刻精度的控制方法，该方法包括：
根据主套刻叠层标记获取主量测值；
根据辅助套刻叠层标记获取辅助量测值；
基于所述主量测值和所述辅助量测值进行套刻补偿。
本技术方案在主套刻叠层标记的基础上还设置了辅助套刻叠层标记，在主套刻叠层标记出现偏差时，通过辅助量测标记进行补偿，提高了量测精度。
优选的，所述主套刻叠层标记包括异常主套刻叠层标记，根据所述主量测值与预设阈值的比较结果判定所述主套刻叠层标记是否为所述异常主套刻叠层标记。提高了量测的精度。
优选的，所述根据所述主量测值与预设阈值的比较结果判定主套刻叠层标记是否为异常主套刻叠层标记的步骤包括：
所述主量测值包括偏移值和/或Q-Merit值；
所述偏移值和/或Q-Merit值大于所述预设阈值，判定所述主套刻叠层标记是所述异常主套刻叠层标记。
优选的，基于所述主量测值和所述辅助量测值进行套刻补偿的步骤包括：
获取所述异常主套刻叠层标记的异常Q-Merit值；
根据所述异常Q-Merit值和所述辅助量测值确定反馈补偿值；
根据所述反馈补偿值进行套刻补偿。
优选的，所述根据所述异常Q-Merit值和所述辅助量测值确定反馈补偿值的步骤，还包括：
根据所述异常主套刻叠层的主量测值和所述辅助套刻叠层标记的辅助量测值判定所述异常Q-Merit值的方向；
所述反馈补偿值为所述带方向的异常Q-Merit值与所述辅助量测值之和。
优选的，所述主套刻叠层标记与所述辅助套刻叠层标记之间的距离小于5mm。
相应的，还提供了一种半导体套刻叠层标记，该标记包括：
主套刻叠层标记，所述主套刻叠层标记包括多个沿第一方向延伸的主子线条；
辅助套刻叠层标记，所述辅助套刻叠层标记包括多个沿第二方向延伸的辅助子线条；
所述第一方向不同于所述第二方向。
本技术技术方案辅助套刻叠层标记的辅助子线条延伸的第二方向不同于主套刻叠层标记的主线条延伸的第一方向，降低了所述辅助套刻叠层标记对制程工艺的敏感度。
优选的，所述辅助子线条的Pitch大于所述主子线条的Pitch。本技术方案中较大的辅助子线条pitch，进一步增大了辅助叠层套刻标记对制程工艺差异的冗余度。
优选的，所述辅助子线条的Pitch是所述主子线条的Pitch的2-5倍。增大了辅助叠层套刻标记对制程工艺差异的冗余度。
优选的，所述主套刻叠层标记包括主套刻叠层异常标记，所述主套刻叠层异常标记分布于晶圆上的部分区域。
优选的，所述主套刻叠层标记与所述辅助套刻叠层标记之间的距离小于5mm。消除了所述主套刻叠层标记和所述辅助套刻叠层标记摆放位置对量测结果的影响。
优选的，所述第一方向与芯片中主要图案的延伸方向相同。
本发明实施例在主套刻叠层标记附近摆放辅助套刻叠层标记，当主套刻叠层标记出现异常时，通过辅助套刻叠层标记的量测值进行校正，提高了套刻工艺的控制精准度。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1a为本发明一种半导体套刻叠层标记的主套刻叠层标记的一种实施例的示意图。
图1b为本发明一种半导体套刻叠层标记的辅助套刻叠层标记的一种实施例的示意图。
图2a为本发明一种半导体套刻叠层标记的主套刻叠层异常标记沿垂直于第一方向的截面示意图。
图2b是本发明一种半导体套刻叠层标记的主套刻叠层正常标记沿垂直于第一方向的截面示意图。
图3为本发明一种半导体套刻精度的控制方法的第一种实施例的流程示意图。
图4为本发明一种半导体套刻精度的控制方法的第二种实施例的流程示意图。
具体实施方式
下面结合附图对本发明实施例进行详细说明。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1a-1b所示，套刻叠层标记包括主套刻叠层标记和辅助套刻叠层标记。
作为示例，主套刻叠层标记和辅助套刻叠层标记可形成在半导体衬底或其外延层中的一层中,具体的，主套刻叠层标记和辅助套刻叠层标记可以摆放在晶圆切割道上，为消除主套刻叠层标记和辅助套刻叠层标记摆放位置对量测结果的影响，辅助套刻叠层标记应放置在主套刻叠层标记附近，例如，主套刻叠层标记与辅助套刻叠层标记之间的距离小于1mm或5mm。
作为示例，主套刻叠层标记和辅助叠层标记成对摆放在晶圆切割道上。单个shot上可以摆放多对主套刻叠层标记和辅助套刻叠层标记，具体的，单个shot上可以摆放5对主套刻叠层标记和辅助套刻叠层标记，分别位于shot的左上角，右上角，左下角，右下角和shot中部，既能满足最小量测数据要求的需要，又尽可能的提高反馈效果，节约量测时间和机台时间。另外，主套刻叠层标记和辅叠层标记可以成对摆放在shot内部die与die之间的切割道上，以增加叠层标记数量，提高套刻补偿的准确度。
作为示例，如图1a所示，主套刻叠层标记包括多个沿第一方向延伸的主子线条101，如图1b所示，辅助套刻叠层标记包括多个沿第二方向延伸的辅助子线条201，所示第一方向不同于第二方向。具体的，第一方向呈斜线状，第二方向沿水平方向或竖直方向。第二方向不同于第一方向，降低了辅助套刻叠层标记对制程工艺的敏感度。
作为示例，辅助子线条201之间的距离(Pitch)大于主子线条101的Pitch。具体的，辅助子线条201的Pitch是主子线条101的Pitch的2-5倍，如2.5倍，3倍等，图1b所示为2倍。较大的辅助子线条pitch，进一步增大辅助叠层套刻标记对制程工艺差异的冗余度。
作为示例，主套刻叠层标记包括主套刻叠层异常标记。如图2a-2b所示，主套刻叠层异常标记的截面呈现非对称形状，具体的，主套刻叠层异常标记的截面可以呈现其他异常形状，如缺角，顶塌等，此处不做限制。主套刻叠层正常标记的截面呈现对称形状。所示主套刻叠层异常标记分布于晶圆上的部分区域。具体的，造成主套刻叠层标记异常的因素往往与制程工艺相关，如晶圆中部和边缘的刻蚀偏差会导致晶圆边缘的主套刻叠层标记发生异常，化学机械研磨由于区间压力的原因往往会导致晶圆中心的主套刻叠层标记发生异常，还有图案密度差异导致的晶圆上局部区域中主套刻叠层标记发生异常，故发生异常的主套刻叠层标记可能分布在晶圆任何位置上。
作为示例，半导体套刻叠层标记还包括芯片中的主要图案，具体的，晶圆上die中的主要图案可以为最小pitch的line/space，最小pitch的line/space的延伸方向与第一方向相同，最小pitch的line/space的延伸方向决定曝光的照明模式，即照明模式根据最小pitch的line/space的延伸方向优化得到。例如，可以选用dipole(双极)的照明模式曝光得到line/space图案，所述dipole的方向由line/space案的延伸方向得到。
下面对本发明的另一方面进行说明。
参考图3，该图是本发明实施例一种半导体套刻精度的控制方法的第一种实施例流程示意图，该流程包括如下步骤：
步骤s11,根据主套刻叠层标记获取主量测值；
步骤s12,根据辅助套刻叠层标记获取辅助量测值；
步骤s13,基于主量测值和辅助量测值进行套刻补偿。
本技术方案在主套刻叠层标记的基础上设置了辅助套刻叠层标记，通过辅助套刻标记的量测进行套刻的补偿，提高了半导体的套刻精度。
参考图4，该图是本发明实施例一种半导体套刻精度的控制方法的第二种实施例流程示意图，该流程包括：
步骤s21,根据主套刻叠层标记获取主量测值；
步骤s22,判断主量测值包括的偏移值和/或Q-Merit值是否大于预设阈值，若是，则判定主套刻叠层标记是异常主套刻叠层标记，否则，返回步骤s21；
步骤s23,获取异常主套刻叠层标记的异常Q-Merit值；
步骤s24,根据异常Q-Merit值和辅助量测值确定反馈补偿值；具体实现时，首先根据异常主套刻叠层的主量测值和辅助套刻叠层标记的辅助量测值确定异常Q-Merit值的方向；然后，再根据异常Q-Merit值的方向来确定反馈补偿值。
作为示例，步骤s22中，偏移值为机台实际量测套刻叠层标记的得到的OVL数值，OVL数值分为OVL-X方向数值和OVL-Y方向数值，预设一阈值以判断主套刻叠层标记是否为异常主套刻叠层标记。在实际工艺中，当主套刻叠层标记为异常主套刻叠层标记时，所量测得到的OVL数值会异常的大，根据实际工艺可预设一阈值为10nm，15nm，或20nm等，当机台实际量测得到的某一主套刻叠层标记的OVL-X方向的数值或者OVL-Y方向的数值大于阈值时，可判断主套刻叠层标记为异常主套刻叠层标记，量测的OVL数值不可信，不能用于套刻反馈。在另一示例中，也可用主套刻叠对标记的Q-merit数值判断主套刻叠对标记是否异常，方法与偏移值的判断方法相同。
作为示例，步骤s23中，获取异常主套刻叠层标记的异常Q-Merit值。具体的，在步骤S22中，量测recipe可以同时量测所有主叠对套刻标记的偏移值与Q-merit值，需要根据S22步骤中的判断方法找到异常主套刻叠层标记的异常Q-merit值，所述异常Q-merti值即为步骤S22中用Q-merit值判断的异常主套刻叠层标记的Q-merit值。
作为示例，步骤s24中,根据异常Q-Merit值和辅助量测值确定反馈补偿值。具体的，反馈补偿值为带方向的异常Q-Merit值与辅助量测值之和。当异常主套刻叠层标记的主量测值和辅助套刻叠层标记的辅助量测值的方向一致时，可认为加上异常Q-merit值，当异常主套刻叠层的主量测值和辅助套刻叠层标记的辅助量测值的方向不一致时，可认为减去异常Q-merit值。在另一示例中，当异常主套刻叠层的主量测值和辅助套刻叠层标记的辅助量测值的方向一致时，可认为减去异常Q-merit值，当异常主套刻叠层的主量测值和辅助套刻叠层标记的辅助量测值的方向不一致时，可认为加上异常Q-merit值。
作为示例，晶圆上包括多对主套刻叠层标记和辅助叠层标记，其中，主套刻叠层标记包括晶圆上局部分布的异常主套刻叠层标记和正常主套刻叠层标记，晶圆的反馈补偿值为计算正常的主套刻叠层标记的主量测值和异常主套刻叠层标记的异常Q-merit值以及辅助套刻叠层标记的辅助量测值得到。具体的，利用异常主套刻叠层标记的异常Q-merit值以及辅助套刻叠层标记的辅助量测值得到异常主套刻叠层标记的真实量测值，利用正常的主套刻叠层标记的主量测值和异常主套刻叠层标记的真实量测值计算晶圆的反馈补偿值。
上述说明示出并描述了本发明的若干优选实施例，但如前，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (10)

1.一种半导体套刻精度的控制方法，其特征在于，包括：
根据主套刻叠层标记获取主量测值；其中，所述主套刻叠层标记包括异常主套刻叠层标记，根据所述主量测值与预设阈值的比较结果判定所述主套刻叠层标记是否为所述异常主套刻叠层标记；
根据辅助套刻叠层标记获取辅助量测值；
基于所述主量测值和所述辅助量测值进行套刻补偿；
其中，基于所述主量测值和所述辅助量测值进行套刻补偿的步骤包括：
获取所述异常主套刻叠层标记的异常Q-Merit值；
根据所述异常Q-Merit值和所述辅助量测值确定反馈补偿值；
根据所述反馈补偿值进行套刻补偿。
2.如权利要求1所述的半导体套刻精度的控制方法，其特征在于：所述根据所述主量测值与预设阈值的比较结果判定主套刻叠层标记是否为异常主套刻叠层标记的步骤包括：
所述主量测值包括偏移值和/或Q-Merit值；
所述偏移值和/或Q-Merit值大于所述预设阈值，判定所述主套刻叠层标记是所述异常主套刻叠层标记。
3.如权利要求1所述的半导体套刻精度的控制方法，其特征在于，所述根据所述异常Q-Merit值和所述辅助量测值确定反馈补偿值的步骤，还包括：
根据所述异常主套刻叠层的主量测值和所述辅助套刻叠层标记的辅助量测值判定所述异常Q-Merit值的方向；
所述反馈补偿值为带方向的异常Q-Merit值与所述辅助量测值之和。
4.如权利要求1所述的半导体套刻精度的控制方法，其特征在于，其特征在于：
所述主套刻叠层标记与所述辅助套刻叠层标记之间的距离小于5mm。
5.一种半导体套刻叠层标记，其特征在于，包括：
主套刻叠层标记，所述主套刻叠层标记包括多个沿第一方向延伸的主子线条；
辅助套刻叠层标记，所述辅助套刻叠层标记包括多个沿第二方向延伸的辅助子线条；
所述第一方向不同于所述第二方向；
其中，所述主套刻叠层标记用于确定主量测值，所述辅助套刻叠层标记用于确定辅助量测值，以根据所述主量测值确定异常主套刻叠层标记及所述异常主套刻叠层标记的异常Q-Merit值，并根据所述异常Q-Merit值和所述辅助量测值确定反馈补偿值，然后根据所述反馈补偿值进行套刻补偿。
6.如权利要求5所述的半导体套刻叠层标记，其特征在于：
所述辅助子线条的Pitch大于所述主子线条的Pitch。
7.如权利要求6所述的半导体套刻叠层标记，其特征在于：
所述辅助子线条的Pitch是所述主子线条的Pitch的2-5倍。
8.如权利要求5所述的半导体套刻叠层标记，其特征在于：
所述主套刻叠层标记包括主套刻叠层异常标记，所述主套刻叠层异常标记分布于晶圆上的部分区域。
9.如权利要求5所述的半导体套刻叠层标记，其特征在于：
所述主套刻叠层标记与所述辅助套刻叠层标记之间的距离小于5mm。
10.如权利要求5所述的半导体套刻叠层标记，其特征在于：
所述第一方向与芯片中主要图案的延伸方向相同。
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