CN112729284B - 一种捷联惯导解算信号与外部***时钟同步方法 - Google Patents

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Abstract

本发明涉及捷联惯导技术领域，具体涉及一种捷联惯导解算信号与外部***时钟同步方法，其将惯性仪表信号的采集时刻与外部***时钟的同步时刻对齐，并对惯性仪表信号的采集、解算和输出过程进行时序编排。具体包括：将外部***时钟的同步起始时刻定义为零时刻，并作为惯性仪表信号的采集起始时刻；设定惯性仪表信号的采集时段、解算时段和输出时段；根据外部***时钟的同步周期设定解算起始时刻和输出起始时刻；进行信号采集、解算和输出，并使得输出完成时刻处于外部***时钟的同步周期之内。本发明中的捷联惯导解算信号与外部***时钟同步方法能够固定并控制***信号延时，能够降低导航定位和姿态解算的误差，从而能够提升***精度。

Description

一种捷联惯导解算信号与外部***时钟同步方法
技术领域
本发明涉及捷联惯导技术领域，具体涉及一种捷联惯导解算信号与外部***时钟同步方法。
背景技术
惯性导航***是一种不依赖于外部信息、也不向外部辐射能量的自主式导航***。惯导的基本工作原理是以牛顿力学定律，欧诺测量载体在惯性参考系的加速度，将它对时间进行积分，且把它变换到导航坐标系中，就能得到在导航坐标系中的速度，偏航角和位置等信息。
捷联惯性导航***是惯性导航最重要的应用方式之一，捷联惯性导航***通常由三只提供角加速度的陀螺、三只提供线加速度的加速度计，以及里程计、高程计、温度传感器、***等外设组件组成，其经过对惯性元件和外设组件的信息采集和导航解算，从而得到载体实时的姿态、速度和位置信息。捷联惯性导航***只有各组件实现多信息的同步采集，才能避免由不同步所造成的导航解算误差的逐步累积，保证惯导***的精度指标。为此，公开号为CN109470244A的中国专利公开了《一种基于FPGA的光纤捷联惯导多信息同步采集***及方法》，其包括FPGA模块、陀螺、加速度计、温度传感器、北斗接收机、里程计和DSP；FPGA模块与陀螺相连接；FPGA模块与加速度计相连接；FPGA模块与温度传感器相连接，用于同步采集温度数据信号；FPGA模块与北斗接收机相连接；FPGA模块与里程计相连接；FPGA模块与DSP相连接。
上述现有方案中的光纤捷联惯导多信息同步采集***及方法，通过提升数据的采集同步性来提高导航解算精度。但是，申请人在实际研究中发现，捷联惯导***除了需要保证陀螺仪和加速度计信息的同步之外，还需要提供与外部***时钟同时刻的导航解算信号，尤其是载体航姿信号。然而，捷联惯导***提供导航解算信息时需要经过惯性仪表信号采集、解算和输出的过程，使得信号存在延时且延时有可能变化，这不仅会引起导航定位和姿态解算的显著误差，甚至导致***精度超差。因此，申请人想到设计一种捷联惯导解算信号与外部***时钟同步的方法，以固定并控制***的信号延时。
发明内容
针对上述现有技术的不足，本发明所要解决的技术问题是：如何提供一种能够固定并控制***信号延时的捷联惯导解算信号与外部***时钟同步方法，以能够降低导航定位和姿态解算的误差，从而能够提升***精度。
为了解决上述技术问题，本发明采用了如下的技术方案：
一种捷联惯导解算信号与外部***时钟同步方法，其将惯性仪表信号的采集时刻与外部***时钟的同步时刻对齐，并对惯性仪表信号的采集、解算和输出过程进行时序编排，以使得***信号延时固定且控制在设置的安全延时阈值以内。
优选的，具体包括如下步骤：
S1：将外部***时钟的同步起始时刻定义为零时刻，并作为惯性仪表信号的采集起始时刻T0；
S2：设定惯性仪表信号的采集时段、解算时段和输出时段；
S3：根据外部***时钟的同步周期设定解算起始时刻T1和输出起始时刻T2；
S4：分别在采集起始时刻T0、解算起始时刻T1和输出起始时刻T2进行惯性仪表信号的采集、解算和输出，并使得解算后航姿信号的输出完成时刻处于外部***时钟的同步周期之内，且与外部***时钟的同步完成时刻之间的时差小于安全延时阈值。
优选的，上述同步方法基于捷联惯导***实施；所述捷联惯导***包括陀螺仪、加速度计和***解算板，所述***解算板包括FPGA模块及DSP模块；所述陀螺仪及加速度计均连接至所述***解算板，所述陀螺仪及加速度计用于采集惯性仪表信号并通过串口发送至***解算板，所述***解算板将解算后的信号通过DPS模块输出。
优选的，步骤S4中，进行惯性仪表信号的采集、解算和输出时，具体包括以下步骤：
S11：T0时刻开始，以设置的信号采样频率多次采样陀螺仪及加速度计的惯性仪表信号，并由FPGA模块累加锁存；
S12：DSP模块在T1时刻接收FPGA模块转发的惯性仪表信号并解算得到航姿信号；
S13：DSP模块在T2时刻输出航姿信号，并在外部***时钟的同步完成时刻之前完成输出。
优选的，外部***时钟的同步周期为10ms；信号采样频率为1ms，该信号采样频率为外部***时钟的同步周期以FPGA模块倍频所得；当外部***时钟的同步信号到来时，以该外部***时钟的同步起始时刻作为FPGA模块的倍频起点。
优选的，DSP模块的执行频率为100Hz，解算运行时间为1.5ms，信号输出延时为1.5ms；解算时段和输出时段均小于2ms。
优选的，步骤S12中，通过双子样解算法解算得到航姿信号；双子样解算法的运行频率为100Hz。
优选的，步骤S11中，以1ms的信号采样频率采样五次陀螺仪及加速度计的惯性仪表信号，即从T0时刻开始，以5ms为一组采样陀螺仪及加速度计的惯性仪表信号。
优选的，步骤S12中，双子样解算法中用于解算的第一组5ms的信号为零，第二组5ms的信号为当前时刻的惯性仪表信号。
优选的，所述安全延时阈值为安全延时阈值为外部***时钟的单个时钟周期值。
本发明中的捷联惯导解算信号与外部***时钟同步方法与现有技术相比，具有如下优点：
1、本发明中，通过将信号采集时刻与外部***时钟的同步时刻对齐，使得捷联惯导***与外部时钟***同步，从而能够降低导航定位和姿态解算的误差。其次，通过对信号采集、解算和输出过程的时序编排，使得***信号延时固定且控制在1ms以内，从而能够提升***精度。
2、本发明中，通过设定采集时段、解算时段和输出时段的，以及设置采集起始时刻、解算起始时刻和输出起始时刻，再结合外部***时钟的同步周期实现了对信号采集、解算和输出过程的时序编排，这能够固定和控制***信号延时，从而能够辅助提升***精度。
附图说明
为了使发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：
图1为实施例中捷联惯导***的逻辑框图；
图2为实施例中捷联惯导***工作时的流程图；
图3为实施例中捷联惯导***工作时的时序示意图。
具体实施方式
下面通过具体实施方式进一步详细的说明：
实施例：
本实施例公开了一种捷联惯导解算信号与外部***时钟同步方法。
本发明中的同步方法基于捷联惯导***实施；如图1所示，所述捷联惯导***包括陀螺仪、加速度计和***解算板，所述***解算板包括FPGA模块及DSP模块；所述陀螺仪及加速度计均连接至所述***解算板，所述陀螺仪及加速度计用于采集惯性仪表信号并通过串口发送至***解算板，所述***解算板将解算后的信号通过DPS模块输出。***解算板上还集成了SDRAM、NORFLASH等存储电路、时钟综合器；DSP模块与FPGA模块之间通过32位EMIF接口互连；外挂SDRAM存储空间为64MB(16M×32bit)，读写时钟速率不小于100MHz。惯性仪表信号包括角速度信号和加速度信号。
具体的：
一种捷联惯导解算信号与外部***时钟同步方法，其将惯性仪表信号的采集时刻与外部***时钟的同步时刻对齐，并对惯性仪表信号的采集、解算和输出过程进行时序编排，以使得***信号延时固定且控制在设置的安全延时阈值以内。其中，安全延时阈值为外部***时钟的单个时钟周期值，本实施例中的安全延时阈值为1ms。
具体实施过程中，结合图2所示包括如下步骤：
S1：将外部***时钟的同步起始时刻定义为零时刻，并作为惯性仪表信号的采集起始时刻T0；
S2：设定惯性仪表信号的采集时段、解算时段和输出时段；
S3：根据外部***时钟的同步周期设定解算起始时刻T1和输出起始时刻T2；
S4：分别在采集起始时刻T0、解算起始时刻T1和输出起始时刻T2进行惯性仪表信号的采集、解算和输出，并使得解算后航姿信号的输出完成时刻处于外部***时钟的同步周期之内，且与外部***时钟的同步完成时刻之间的时差小于安全延时阈值。
本发明中，将信号采集时刻与外部***时钟的同步时刻对齐，使得捷联惯导***与外部时钟***同步，从而能够降低导航定位和姿态解算的误差。其次，本发明对信号采集、解算和输出过程的时序进行了编排，使得***信号延时能够控制在1ms以内，从而能够提升***精度。此外，本发明通过设定采集时段、解算时段和输出时段，以及设置采集起始时刻、解算起始时刻和输出起始时刻，再结合外部***时钟的同步周期实现了对信号采集、解算和输出过程的时序编排，这能够固定和控制***信号延时，从而能够辅助提升***精度。
具体实施过程中，结合图3所示，步骤S4中进行惯性仪表信号的采集、解算和输出时，具体包括以下步骤：
S11：T0时刻开始，以设置的信号采样频率多次采样陀螺仪及加速度计的惯性仪表信号，并由FPGA模块累加锁存；
S12：DSP模块在T1时刻接收FPGA模块转发的惯性仪表信号并解算得到航姿信号；
S13：DSP模块在T2时刻输出航姿信号，并在外部***时钟的同步完成时刻之前完成输出。
本发明中，通过上述步骤实现信号采集、解算和输出，即通过设定采集时段、解算时段和输出时段，以及设置采集起始时刻、解算起始时刻和输出起始时刻，再结合外部***时钟的同步周期实现了对信号采集、解算和输出过程的时序编排，这能够固定和控制***信号延时，从而能够辅助提升***精度。
具体实施过程中，步骤S12中，通过双子样解算法解算得到航姿信号；双子样解算法的运行频率为100Hz。双子样解算法中用于解算的第一组5ms的信号为零，第二组5ms的信号为当前时刻的惯性仪表信号。本实施例中，采用10ms(即运行频率100Hz)双子样解算(连续两组5ms惯性仪表累加信号)，使得信号延时偏差在5ms以内。
具体实施过程中，外部***时钟的同步周期为10ms；信号采样频率为1ms，该信号采样频率为外部***时钟的同步周期以FPGA模块倍频所得；当外部***时钟的同步信号到来时，以该外部***时钟的同步起始时刻作为FPGA模块的倍频起点。
步骤S11中，以1ms的信号采样频率采样五次陀螺仪及加速度计的惯性仪表信号，即从T0时刻开始，以5ms为一组采样陀螺仪及加速度计的惯性仪表信号。DSP模块的执行频率为100Hz，解算运行时间为1.5ms，信号输出延时为1.5ms；解算时段和输出时段均小于2ms。
本发明中，将信号采样频率设置为1ms，使得能够将采样信号延时偏差(陀螺信号传输延时)控制1ms以内，即T0＜1ms；其次，受采样的陀螺信号影响，引起的角度延时误差能够控制在1ms以内，且由于T0＜1ms，使得T1＜6ms；进一步的，解算时段和输出时段均小于2ms，其由于T1＜6ms，使得T2＜8ms，那么输出完成时刻久介于9ms至10ms之间。所以本发明中的信号输出完成时刻处于外部***时钟的同步周期10ms以内，且与外部***时钟的同步完成时刻之间的时差小于1ms，从而能够提升***精度。
以上所述的仅是本发明的实施例，方案中公知的具体结构及特性等常识在此未作过多描述，所属领域普通技术人员知晓申请日或者优先权日之前发明所属技术领域所有的普通技术知识，能够获知该领域中所有的现有技术，并且具有应用该日期之前常规实验手段的能力，所属领域普通技术人员可以在本申请给出的启示下，结合自身能力完善并实施本方案，一些典型的公知结构或者公知方法不应当成为所属领域普通技术人员实施本申请的障碍。应当指出，对于本领域的技术人员来说，在不脱离本发明结构的前提下，还可以作出若干变形和改进，这些也应该视为本发明的保护范围，这些都不会影响本发明实施的效果和专利的实用性。本申请要求的保护范围应当以其权利要求的内容为准，说明书中的具体实施方式等记载可以用于解释权利要求的内容。

Claims (7)

1.一种捷联惯导解算信号与外部***时钟同步方法，其特征在于：将惯性仪表信号的采集时刻与外部***时钟的同步时刻对齐，并对惯性仪表信号的采集、解算和输出过程进行时序编排，以使得***信号延时固定且控制在设置的安全延时阈值以内；
具体包括如下步骤：
S1：将外部***时钟的同步起始时刻定义为零时刻，并作为惯性仪表信号的采集起始时刻T0；
S2：设定惯性仪表信号的采集时段、解算时段和输出时段；
S3：根据外部***时钟的同步周期设定解算起始时刻T1和输出起始时刻T2；
S4：分别在采集起始时刻T0、解算起始时刻T1和输出起始时刻T2进行惯性仪表信号的采集、解算和输出，并使得解算后航姿信号的输出完成时刻处于外部***时钟的同步周期之内，且与外部***时钟的同步完成时刻之间的时差小于安全延时阈值；
同步方法基于捷联惯导***实施；
所述捷联惯导***包括陀螺仪、加速度计和***解算板，所述***解算板包括FPGA模块及DSP模块；所述陀螺仪及加速度计均连接至所述***解算板，所述陀螺仪及加速度计用于采集惯性仪表信号并通过串口发送至***解算板，所述***解算板将解算后的信号通过DPS模块输出；
步骤S4中，进行惯性仪表信号的采集、解算和输出时，具体包括以下步骤：
S11：T0时刻开始，以设置的信号采样频率多次采样陀螺仪及加速度计的惯性仪表信号，并由FPGA模块累加锁存；
S12：DSP模块在T1时刻接收FPGA模块转发的惯性仪表信号并解算得到航姿信号；
S13：DSP模块在T2时刻输出航姿信号，并在外部***时钟的同步完成时刻之前完成输出。
2.如权利要求1所述的捷联惯导解算信号与外部***时钟同步方法，其特征在于：外部***时钟的同步周期为10ms；信号采样频率为1ms，该信号采样频率为外部***时钟的同步周期以FPGA模块倍频所得；当外部***时钟的同步信号到来时，以该外部***时钟的同步起始时刻作为FPGA模块的倍频起点。
3.如权利要求2所述的捷联惯导解算信号与外部***时钟同步方法，其特征在于：DSP模块的执行频率为100Hz，解算运行时间为1.5ms，信号输出延时为1.5ms；解算时段和输出时段均小于2ms。
4.如权利要求3所述的捷联惯导解算信号与外部***时钟同步方法，其特征在于：步骤S12中，通过双子样解算法解算得到航姿信号；双子样解算法的运行频率为100Hz。
5.如权利要求4所述的捷联惯导解算信号与外部***时钟同步方法，其特征在于：步骤S11中，以1ms的信号采样频率采样五次陀螺仪及加速度计的惯性仪表信号，即从T0时刻开始，以5ms为一组采样陀螺仪及加速度计的惯性仪表信号。
6.如权利要求5所述的捷联惯导解算信号与外部***时钟同步方法，其特征在于：步骤S12中，双子样解算法中用于解算的第一组5ms的信号为零，第二组5ms的信号为当前时刻的惯性仪表信号。
7.如权利要求1所述的捷联惯导解算信号与外部***时钟同步方法，其特征在于：所述安全延时阈值为外部***时钟的单个时钟周期值。
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