CN112713124A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN112713124A
CN112713124A CN202011123282.6A CN202011123282A CN112713124A CN 112713124 A CN112713124 A CN 112713124A CN 202011123282 A CN202011123282 A CN 202011123282A CN 112713124 A CN112713124 A CN 112713124A
Authority
CN
China
Prior art keywords
insulating film
semi
region
semiconductor substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011123282.6A
Other languages
English (en)
Inventor
陈则
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN112713124A publication Critical patent/CN112713124A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供提高了耐湿性的半导体装置。在半导体基板的厚度方向流过主电流，半导体基板具有流过主电流的有源区域及在有源区域外侧包围有源区域的终端区域，半导体装置具有：第1主电极，设于有源区域之上；第2主电极，设于半导体基板的与第1主电极相反侧；杂质区域，设置在位于终端区域最外周的半导体基板的上层部；第1绝缘膜，在终端区域的外侧端缘部从杂质区域的内侧端缘部之上至半导体基板的一部分上部而设置；第2绝缘膜，从终端区域的内侧端缘部之上至有源区域的端缘部之上而设置；第1半绝缘膜，从杂质区域的未被第1绝缘膜覆盖的部分起覆盖至第1绝缘膜的至少一部分上部；及第2半绝缘膜，从第1半绝缘膜之上起覆盖至第1主电极的一部分上部。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别是涉及具有双极晶体管的半导体装置，该双极晶体管具有绝缘栅极。
背景技术
功率模块具有功率器件、绝缘基板、树脂壳体、封装材料等。功率器件被组装至功率模块而用于各种应用。功率模块有时在严酷的环境、例如高湿度环境中使用，要求功率模块的长期可靠性。
例如，在高湿度环境的情况下，水分从树脂壳体的间隙侵入，水分从封装材料的表面以及端面逐渐侵入至封装材料之中，如果经过一段时间，则到达功率器件的表面。在“Theinfluence of humidity on the high voltage blocking reliability of power IGBTmodules and means of protection”(C，Papadopoulos，et al.MicroelectronicsReliability，88-90(2018)，470-475.)中公开了水分或者被功率器件的端部表面的高电场分解的水分的可动离子对铝薄膜进行腐蚀，导致器件的物理损坏或者电气损坏。
另外，非专利文献1的Fig.1(c)公开了一种技术，即，将SCC(Surface-Charge-Control)应用于设置有LNFLR(Linearly Narrowed Field Limiting Ring)作为在有源区域的外周设置的终端区域的终端构造的结构，由此提高功率器件的可靠性，其中，在该有源区域形成晶体管的单位单元。此外，下面，将非专利文献1的Fig.1(c)称为现有构造。
非专利文献1：S.Honda，et al，“High voltage device edge termination forwide temperature range plus humidity with surface charge control(SCC)technology”，ISPSD2016，pp.291-294，2016
就应用了非专利文献1所公开的SCC的LNFLR而言，取代绝缘膜而由半绝缘膜将终端区域覆盖，氧化硅膜将在终端区域的最外周的硅基板的上层部设置的高浓度的N型杂质区域及其附近的硅基板之上覆盖，与N型杂质区域连接的铝电极攀至氧化硅膜之上，铝电极之上和氧化硅膜之上被半绝缘膜覆盖。
该半绝缘膜作为载流子路径发挥作用，在功率器件被电偏置的条件下生成的载流子在半绝缘膜之上流动而被排出，不会蓄积于终端区域，因此功率器件的可靠性提高。
但是，由于终端区域的铝电极靠近树脂壳体的内表面，所以容易受到从树脂壳体的间隙侵入的水分的影响，在耐湿性方面有改良的余地。
发明内容
本发明就是为了解决上述问题而提出的，其目的在于，提供一种提高了耐湿性的半导体装置。
本发明所涉及的半导体装置是在半导体基板的厚度方向流过主电流的半导体装置，其中，所述半导体基板具有：有源区域，在该有源区域流过所述主电流；以及终端区域，其与所述有源区域相比在外侧包围所述有源区域，所述半导体装置具有：第1主电极，其设置于所述有源区域之上；第2主电极，其设置于所述半导体基板的与所述第1主电极相反侧；杂质区域，其设置在位于所述终端区域的最外周处的所述半导体基板的上层部；第1绝缘膜，其在所述终端区域的外侧端缘部从所述杂质区域的内侧端缘部之上至所述半导体基板的一部分上部而设置；第2绝缘膜，其从所述终端区域的内侧端缘部之上至所述有源区域的端缘部之上而设置；第1半绝缘膜，其从所述杂质区域的未被所述第1绝缘膜覆盖的部分起覆盖至所述第1绝缘膜的至少一部分上部；以及第2半绝缘膜，其从所述第1半绝缘膜之上起覆盖至所述第1主电极的一部分上部。
发明的效果
根据本发明所涉及的半导体装置，能够得到提高了耐湿性的半导体装置。
附图说明
图1是示意性地表示本发明所涉及的实施方式1的半导体装置的上表面结构的俯视图。
图2是表示本发明所涉及的实施方式1的半导体装置的结构的剖面图。
图3是表示本发明所涉及的实施方式2的半导体装置的结构的剖面图。
图4是表示本发明所涉及的实施方式3的半导体装置的结构的剖面图。
图5是表示用于耐湿性实验的等效电路的图。
图6是表示耐湿性实验的实验结果的图。
图7是表示本发明所涉及的实施方式1及2中的半导体装置的表面电场分布的对比结果的图。
图8是表示氮化硅膜的深度分布的图。
图9是表示本发明所涉及的实施方式1的变形例的半导体装置的结构的剖面图。
图10是表示本发明所涉及的实施方式1的变形例的半导体装置的结构的剖面图。
图11是说明半绝缘膜的制造方法的剖面图。
图12是说明半绝缘膜的制造方法的剖面图。
图13是说明半绝缘膜的制造方法的剖面图。
图14是说明半绝缘膜的制造方法的剖面图。
图15是说明半绝缘膜的制造方法的剖面图。
图16是说明半绝缘膜的制造方法的剖面图。
图17是说明半绝缘膜的制造方法的剖面图。
图18是说明半绝缘膜的制造方法的剖面图。
图19是说明半绝缘膜的制造方法的剖面图。
图20是说明半绝缘膜的制造方法的剖面图。
图21是说明半绝缘膜的制造方法的剖面图。
图22是说明半绝缘膜的制造方法的剖面图。
图23是说明半绝缘膜的制造方法的剖面图。
图24是说明半绝缘膜的制造方法的剖面图。
标号的说明
3半导体基板，4杂质区域，5、51氧化硅膜，6、7半绝缘膜，8多晶硅膜，9沟槽，15发射极电极，23集电极(collector)电极(electrode)。
具体实施方式
＜前言＞
在下面的说明中，“单元区域”是指形成晶体管的最小单位构造即单位单元的区域，也是在半导体装置的导通状态下主电流流过的“有源区域”。另外，下面，“外侧”是朝向半导体装置的外周的方向，“内侧”为与“外侧”相反的方向。另外，下面，关于杂质的导电型，通常将N型定义为“第1导电型”，将与N型相反的导电型的P型定义为“第2导电型”，但也可以是与其相反的定义。
此外，附图是示意性地示出的图，在不同的附图中分别示出的图像的尺寸以及位置的相互关系未必是准确地记载的，可以适当变更。另外，在下面的说明中，对于同样的结构要素标注相同的标号进行图示，它们的名称以及功能也相同。因此，有时省略对它们的详细说明。另外，在本说明书中，在“～之上”以及“覆盖～”的情况下，不妨碍结构要素间存在夹杂物。例如，在记载为“在A之上设置的B”或者“A覆盖B”的情况下，既可以表示在A和B之间设置了其他结构要素C，也可以表示在A和B之间没有设置其他结构要素C。另外，在下面的说明中，有时使用“上”、“下”、“侧”、“底”、“表”或者“背”等表示特定的位置以及方向的用语，但这些用语是为了容易理解实施方式的内容，出于方便而使用的，与实际实施时的方向无关。
<实施方式1>
图1是示意性地表示本发明所涉及的实施方式1的IGBT(Insulated Gate BipolarTransistor)100的上表面结构的俯视图。如图1所示，IGBT100设置于俯视观察时形状为四边形的半导体基板之上，大致分为中央部的单元区域CR(有源区域)和其周围的终端区域TR。
图2是图1所示的A-A线处的矢向剖面图。如图2所示，IGBT 100具有：杂质层11，其选择性地设置于以1×1012～1×1013/cm3的浓度(N-)含有N型杂质的半导体基板3的上层部，以1×1015～1×1016/cm3的浓度(N)含有N型杂质；阱层12，其设置于杂质层11的上层部，以1×1016～1×1018/cm3的浓度(P)含有P型杂质；以及沟槽栅极电极16，其从半导体基板3的最表面以与阱层12以及杂质层11的侧面相接、到达半导体基板3内的方式设置。另外，具有：栅极绝缘膜161，其设置于沟槽栅极电极16的侧面；发射极区域13，其选择性地设置于阱层12的上层部，与栅极绝缘膜161局部地相接，以1×1015～1×1016/cm3的浓度(N)含有N型杂质；接触区域14，其选择性地设置于阱层12的上层部，以1×1018～1×1019/cm3的浓度(P++)含有P型杂质；以及哑沟槽栅极电极160，其设置于沟槽栅极电极16的外侧。
哑沟槽栅极电极160与沟槽栅极电极16同样地在侧面具有栅极绝缘膜161，但与接触区域14同样地被赋予发射极电位。
另外，两个哑沟槽栅极电极160中的内侧的哑沟槽栅极电极160与发射极电极15(第1主电极)直接连接，但外侧的哑沟槽栅极电极160经由在沟槽的延伸方向上设置的接触孔(未图示)与发射极电极15连接。
此外，沟槽栅极电极16之上被层间绝缘膜162覆盖，发射极电极15将层间绝缘膜162之上覆盖。
哑沟槽栅极电极160是以保持IGBT 100的耐压以及防止振荡为目的而设置的，但不是必备的结构，也可以是不设置哑沟槽栅极电极160的结构。
另外，在半导体基板3的上层部，从单元区域CR的外缘至终端区域TR的内缘设置有保护环17，该保护环17以1×1017～1×1018/cm3的浓度(P+)含有P型杂质。
保护环17是以保持IGBT的耐压为目的而设置的，抑制在单元区域CR的最外周的沟槽栅极电极16的底部产生电场集中。
在保护环17的上层部也选择性地设置有接触区域14，接触区域14与发射极电极15连接，向保护环17赋予发射极电位。
另外，以一部分内包于保护环17的外缘的方式设置有以1×1015～1×1016/cm3的浓度(P-)包含P型杂质的降低表面电场层(RESURF：Reduced Surface Field)18。降低表面电场层18是以保持耐压为目的而设置的，降低保护环17的外缘的电场。
另外，在降低表面电场层18的外侧，以配置间隔随着朝向外侧而变大的方式设置有水平方向的长度比降低表面电场层18短的多个降低表面电场层181。降低表面电场层181的P型杂质浓度与降低表面电场层18的P型杂质浓度大致相同。降低表面电场层181也是以保持耐压为目的而设置的，通过由各降低表面电场层与半导体基板3的PN结来分担电压，从而保持耐压。此外，降低表面电场层18以及181有时也被称为JTE(Junction TerminationExtension)层。
另外，在终端区域TR的最外周的半导体基板3的上层部，设置有以高浓度(N++)包含N型杂质的杂质区域4。杂质区域4是作为沟道截断部而设置的，通过设置杂质区域4，从而抑制耗尽层到达芯片端部，抑制耐压保持能力的降低。
此外，在半导体基板3的下层部设置有以1×1015～1×1016/cm3的浓度(N)含有N型杂质的缓冲层2，在缓冲层2之下设置有以1×1016～1×1018/cm3的浓度(P)含有P型杂质的集电极层1，集电极电极23(第2主电极)与集电极层1连接。
从保护环17之上至降低表面电场层18的内侧的端缘部之上设置有氧化硅膜51(第2绝缘膜)。在该氧化硅膜51之上设置有栅极配线22。栅极配线22与保护环17同样地沿单元区域CR而设置，栅极配线22与在氧化硅膜51之上设置的栅极配线电极221连接。该栅极配线电极221是铝电极，经由未图示的导线与外部电连接。此外，氧化硅膜5以及51例如能够由基于热氧化的氧化硅膜(热氧化膜)、或者含有硼(B)以及磷(P)的TEOS(tetraethylorthosilicate)氧化膜(BPTEOS膜)、或者热氧化膜和BPTEOS膜的多层膜构成。
另外，从杂质区域4的内侧端缘部之上至杂质区域4附近的半导体基板3之上设置有氧化硅膜5(第1绝缘膜)。氧化硅膜5作为场板发挥作用，阻止半导体基板3的表面处的耗尽层的延伸。
而且，以从氧化硅膜5的外侧端缘部之上将杂质区域4之上覆盖的方式设置半绝缘膜6(第1半绝缘膜)，以将包含半绝缘膜6之上在内的终端区域TR的整个区域和单元区域CR的端缘部覆盖的方式设置有半绝缘膜7(第2半绝缘膜)。
IGBT 100通过采用这样的结构，耐压以及耐湿性提高。此外，耐湿性的评价在后面说明。
<实施方式2>
图3是本发明所涉及的实施方式2的IGBT 200的剖面图，是与图2所示的IGBT 100的矢向剖面图对应的剖面图。此外，在图3中，对于与使用图2说明的IGBT 100相同的结构标注相同的标号，省略重复的说明。
如图3所示，就IGBT 200而言，从杂质区域4的内侧端缘部之上至杂质区域4附近的半导体基板3之上设置的氧化硅膜5的外侧端缘部形成为具有台阶，以填埋该台阶的方式设置有具有导电性的多晶硅膜8。通过设置多晶硅膜8，氧化硅膜5的上表面与多晶硅膜8的上表面成为大致相同的高度，成为平坦面。以从该平坦面之上将杂质区域4之上覆盖的方式设置半绝缘膜6，以将包含半绝缘膜6之上在内的终端区域TR的整个区域和单元区域CR的端缘部覆盖的方式设置有半绝缘膜7。
IGBT 200通过采用这种结构，耐压以及耐湿性提高。此外，耐湿性的评价在后面说明。
<实施方式3>
图4是本发明所涉及的实施方式3的IGBT 300的剖面图，是与图2所示的IGBT 100的矢向剖面图对应的剖面图。此外，在图4中，对于与使用图2说明的IGBT 100相同的结构标注相同的标号，省略重复的说明。
如图4所示，就IGBT 300而言，从杂质区域4的内侧端缘部之上至杂质区域4附近的半导体基板3之上设置的氧化硅膜5的外侧端缘部形成为具有台阶，并且，以将贯通杂质区域4而到达半导体基板3内的沟槽9的内表面覆盖的方式形成。然后，以填埋氧化硅膜5的台阶并且填埋被氧化硅膜5覆盖了内表面的沟槽9的方式设置有多晶硅膜8。通过设置多晶硅膜8，氧化硅膜5的上表面与多晶硅膜8的上表面成为大致相同的高度，成为平坦面。以从该平坦面之上将杂质区域4之上覆盖的方式设置半绝缘膜6，以将包含半绝缘膜6之上在内的终端区域TR的整个区域和单元区域CR的端缘部覆盖的方式设置有半绝缘膜7。
IGBT 300通过采用这种结构，耐压以及耐湿性提高。此外，耐湿性的评价在后面说明。
＜耐压、耐湿性＞
下面，对IGBT 100的耐压以及耐湿性进行说明。图5表示用于针对IGBT 100的耐湿性实验的等效电路。如图5所示，在耐湿性实验时，通过使IGBT 100的栅极电极G和发射极电极E短路并且与接地(0V)连接，从而将栅极-发射极间电压VGE设为0V，将IGBT 100设为常断状态。另外，从直流电源向集电极电极C施加集电极电压VCC。而且，在图6中表示在温度为150℃、相对湿度为85％的状态下，将电源电压设为额定电压的85％进行了耐湿性实验的实验结果。
在图6中，通过柱状图表示了前面说明的实施方式1～3的IGBT 100～300与现有构造的耐压(静态耐压)、耐湿性以及终端区域宽度的对比结果。此外，在图6中，示出了以现有结构的耐湿性、耐压以及终端区域宽度为基准，对实施方式1～3的耐湿性、耐压以及终端区域宽度进行了标准化的结果。
而且，耐湿性的评价是在温度为150℃、相对湿度为85％的状态下，以如下状态进行的，即，如图5所示使栅极电极G与发射极电极E短路，将电源电压设为额定电压的85％，例如在是额定电压为6.5kV级别的器件的情况下施加了5525V的电源电压。
即，持续施加电源电压，直至器件发生特性变动、或者损坏、或者到了规定的时间。例如，评价为即使在上述条件下施加1000小时也不发生特性变动、外观劣化、损坏的样品与在500小时就损坏的样品相比，耐湿性为2倍，耐湿性优异。这样，通过维持恒定性能的时间长度来评价耐湿性的优劣。
另外，耐压通过通常的半导体器件的动态耐压试验来评价，终端区域宽度通过对实施方式1～3的IGBT 100～300各自的终端区域的宽度与现有构造的终端区域的宽度进行对比来评价。
如图6所示，耐湿性的实验结果在实施方式1～3的任意者中都超过现有构造，在所有的实施方式中，即使实验至现有构造损坏的时间的1.5倍，也不发生损坏。这被认为是，在现有构造中，在终端区域设置有铝电极，与此相对，就实施方式1～3的IGBT 100～300而言，通过设置半绝缘膜6来取代铝电极，从而消除了湿气对铝电极的腐蚀，提高了耐湿性。
另外，与实施方式1相比，实施方式2的耐压提高至1.2倍左右。这是因为在终端区域的氧化硅膜5的外侧端缘部设置多晶硅膜8，多晶硅膜8作为场板发挥作用。
即，如图3所示，就IGBT 200而言，由于多晶硅膜8与半导体基板3的表面之间的氧化硅膜5的厚度t2(第2厚度)比半绝缘膜6与半导体基板3的表面之间的氧化硅膜5的厚度t1(第1厚度)薄，因此多晶硅膜8与半绝缘膜6形成了2级场板构造。
这里的场板构造是指导电性膜、绝缘膜和半导体层的多层构造，2级场板构造是指2个导电性膜分别隔着绝缘膜形成相对于半导体层来说的场板构造。
就IGBT 200而言，在厚度t1的氧化硅膜5以及厚度t2的氧化硅膜5之上分别具有半绝缘膜6以及由多晶硅膜8和半绝缘膜6构成的2层膜，可以说具有相对于半导体基板3来说的2级场板构造。
在IGBT 200的情况下，在耐压模式下，在场板构造的氧化硅膜5正下方的半导体基板3与氧化硅膜5的界面产生N-型的电子蓄积层。该电子积蓄层成为伪高浓度的N-层，阻止N-漂移层即半导体基板3的表面的耗尽层的延伸，但在场板的端缘部的正下方产生电场集中。
但是，在2级场板构造中，通过适当设定各个场板的长度和其之下的绝缘膜(氧化硅膜5)的厚度，能够分散场板正下方的电场集中。通过抑制局部的电场集中，能够提高耐压。场板的级数越多，越能够使电场集中分散得细而提高耐压。
这样，具有2级场板构造的实施方式2的IGBT 200与具有1级场板构造的实施方式1的IGBT 100相比，耐压变大。另外，如图6所示，实施方式3的IGBT 300也具有2级场板构造，所以耐压比IGBT 100大。
并且，与实施方式1及2相比，实施方式3的IGBT 300的终端区域宽度变窄。这是因为，如图4所示，就IGBT 300而言，在终端区域的外周侧具有贯通杂质区域4而到达半导体基板3内的沟槽9，在沟槽9内隔着氧化硅膜5填埋有多晶硅膜8，所以场板的长度、这里是多晶硅膜8的沿面距离变长。因此，耐压恒定，能够缩小终端区域宽度。此外，通过采用该构造，即使终端区域宽度与其他实施方式相同，也能够提高耐压。
图7示出了实施方式1及2中的IGBT 100及200各自的在图2及图3所示的B-B线区域处的表面电场分布的对比结果。在图7中，纵轴(Y轴)是电场强度(MV/cm)，横轴(X轴)是标准化后的距离，使终端区域宽度是恒定的。
在图7中，通过实线表示实施方式1中的表面电场分布，通过虚线表示实施方式2中的表面电场分布。在实施方式1的表面电场分布中成为峰值的部分是半绝缘膜6的端部处的电场强度，在实施方式2的表面电场分布中成为峰值的部分是多晶硅膜8的端部处的电场强度。
电压是电场与距离的积分，在图7中，由电场分布和X轴规定的区域的面积表示耐压。图7示出了设置有场板构造的部分的局部的电场分布，表示实施方式2的IGBT 200与实施方式1的IGBT 100相比电场分布的面积更大，耐压更大。
<半绝缘膜的材料>
接着，对半绝缘膜6以及半绝缘膜7的材料进行说明。为了将半绝缘膜6用作场板，由具有电阻性的材料形成。作为其一个例子，半绝缘膜6设为由具有与Si3N4相比Si过剩的组成的氮化硅构成的电阻性薄膜。由此，能够将半绝缘膜6用作场板，抑制终端区域处的局部的电场集中，提高耐压。
如果Si与N的比率(Si：N)过小，则难以引起半绝缘膜6的跳跃传导，不作为具有导电性的场板发挥作用。为了作为场板发挥作用，Si：N没有上限，但由于成膜温度以及成膜时的化学反应的工艺的限制，Si：N存在上限，大致为Si：N≤1：2.5。
图8示出半绝缘膜的深度分布的一个例子。在图8中，横轴表示深度(nm)，纵轴表示原子密度比(％)。图8是在硅之上形成的氮化硅膜的深度分布，Si：N为2：1左右。
由于半绝缘膜6是半绝缘性的，所以与铝电极等金属材料相比，容易受到外部电荷以及功率模块的封装材料内部的可动离子等的影响。为了阻断外部电荷的影响，通过半绝缘膜7覆盖半绝缘膜6。半绝缘膜7通过在单元区域侧与发射极电极15接触，能够利用半绝缘膜的跳跃传导特性来抑制外部电荷的影响。
即，半绝缘膜6为浮置状态，虽然容易受到外部电荷的影响，但半绝缘膜7在单元区域侧与发射极电极15(接地)接触，在终端区域侧经由半绝缘膜6与高电压侧成为相同电位，因此半绝缘膜7的内部电位分布大致固定，不易受到外部电荷的影响。此外，半绝缘膜6以及7在20V电压、25℃温度下的电阻率为1013～1016Ωcm。
跳跃传导是指由材料的带隙内的载流子的激发引起的导电机制。如果存在跳跃传导，则由于外部影响而暂时引发的局部的电荷不会一直固定于相同位置，而是逐渐移动至接地或者高电位侧而消失。如果电荷一直固定于相同位置，则由于介电现象而影响半导体基板内部的电场分布，使耐压降低，但由于半绝缘膜具有跳跃传导特性，所以能够抑制耐压的降低。
如果具有电阻性，则半绝缘膜6和半绝缘膜7无论是相同组成的材料，还是不同组成的材料，都会得到相同的效果。即使在相同组成的情况下，在半绝缘膜6的外周端部形成相对于半绝缘膜7的台阶，在剖面观察时也能够区分半绝缘膜6和半绝缘膜7。另外，由于成为半绝缘膜6和半绝缘膜7的2层构造的部分的膜厚比只有半绝缘膜7的部分的膜厚厚，因此在剖面观察时能够区分半绝缘膜6和半绝缘膜7。
<变形例>
就图1所示的实施方式1的IGBT 100而言，以从终端区域TR的氧化硅膜5的外侧端缘部之上覆盖杂质区域4之上的方式设置了半绝缘膜6，但也可以如图9所示的IGBT 100A那样，设置成将终端区域的氧化硅膜5的整个上部覆盖。通过采用该构造而产生的效果与IGBT100相同。
另外，就图1所示的实施方式1的IGBT 100而言，以从终端区域TR的氧化硅膜5的外侧端缘部之上覆盖杂质区域4之上的方式设置了半绝缘膜6，但也可以如图10所示的IGBT100B那样，半绝缘膜6将终端区域的氧化硅膜5的整个上部覆盖，并且将从保护环17之上至降低表面电场层18的内侧的端缘部之上设置的氧化硅膜51之上以及单元区域CR的端缘部之上覆盖。通过采用该构造而产生的效果与IGBT 100相同。在该情况下，半绝缘膜7经由半绝缘膜6与发射极电极15电连接。
这样，以从氧化硅膜51之上将单元区域CR的端缘部之上覆盖的方式设置半绝缘膜6的结构也可以应用于实施方式2以及3的IGBT 200及300，该氧化硅膜51是从保护环17之上至降低表面电场层18的内侧的端缘部之上设置的。通过采用该构造而产生的效果与IGBT200及300相同。
另外，在实施方式1～3这三者中，通过在半绝缘膜7之上进一步用其他半绝缘膜、绝缘膜以及聚酰亚胺树脂等进行覆盖，湿气的阻断效果得到强化。
另外，氧化硅膜5可以连续地设置于整个终端区域，也可以断续地设置。在采用这些结构的情况下，也具有与实施方式1～3的IGBT 100～300同样的效果。
<半绝缘膜的形成方法>
接下来，使用图11～图19说明半绝缘膜6以及半绝缘膜7的制造方法。此外，在图11～图19中示出了以终端区域TR的外周部分为中心的剖面，除了杂质区域4以外的杂质区域以及杂质层省略了图示。
首先，在图11所示的工序中，在半导体基板3之上形成了氧化硅膜5后，通过照相制版(光刻)形成对氧化硅膜5进行图案化的抗蚀剂掩模RM1。
接下来，在图12所示的工序中，在使用抗蚀剂掩模RM1而通过蚀刻对氧化硅膜5进行了图案化之后，去除抗蚀剂掩模RM1。
接下来，在图13所示的工序中，将设置有用于形成杂质区域4的开口部OP1的氧化硅膜5作为注入掩模，向半导体基板3内离子注入N型杂质，形成杂质区域4。
接下来，在图14所示的工序中，通过照相制版形成对氧化硅膜5进一步进行图案化的抗蚀剂掩模RM2。
接下来，在图15所示的工序中，在使用抗蚀剂掩模RM2而通过蚀刻对氧化硅膜5进行了图案化之后，去除抗蚀剂掩模RM2。通过该工序，从保护环17之上至降低表面电场层18的内侧的端缘部之上的氧化硅膜51被图案化。
接下来，在图16所示的工序中，通过例如CVD(Chemical Vapor Deposition)以将氧化硅膜5之上以及半导体基板3之上覆盖的方式形成氮化硅的半绝缘膜6。
接下来，在图17所示的工序中，在半绝缘膜6之上，通过照相制版形成对半绝缘膜6进行图案化的抗蚀剂掩模RM3。这里形成的抗蚀剂掩模RM3具有以下这样的图案：从氧化硅膜5的外侧端缘部之上起至杂质区域4之上使得半绝缘膜6残留下来。
接下来，在图18所示的工序中，在使用抗蚀剂掩模RM3而通过蚀刻对半绝缘膜6进行了图案化之后，去除抗蚀剂掩模RM3。
接下来，在图19所示的工序中，通过例如CVD以将半绝缘膜6之上、氧化硅膜5之上、半导体基板3之上以及氧化硅膜51之上覆盖的方式形成氮化硅的半绝缘膜7，由此，形成半绝缘膜6以及半绝缘膜7。
此外，在使用图15及图18说明的蚀刻工序中，能够使用基于反应性气体的等离子体蚀刻、或者基于化学药液的湿蚀刻、或者将这2种方法组合的蚀刻。
另外，如使用图11、图14及图17说明的那样，为了形成半绝缘膜6以及半绝缘膜7，必须进行3次照相制版工序，但是，根据反应性气体或者化学药液的种类，在能够进行半绝缘膜6和氧化硅膜5的选择蚀刻的情况下，通过将半绝缘膜6设为氧化硅膜5的蚀刻掩模，从而能够省略使用图17说明的照相制版工序，能够通过2次照相制版工序形成半绝缘膜6以及半绝缘膜7。
下面，使用图20～图24，说明通过2次照相制版工序形成半绝缘膜6以及半绝缘膜7的制造方法。
首先，经过使用图11～图13说明的工序，在半导体基板3内形成杂质区域4。然后，在图20所示的工序中，例如通过CVD以将氧化硅膜5之上以及半导体基板3之上覆盖的方式形成氮化硅的半绝缘膜6。
接下来，在图21所示的工序中，在半绝缘膜6之上，通过照相制版形成对半绝缘膜6进行图案化的抗蚀剂掩模RM2。这里形成的抗蚀剂掩模RM2具有以下这样的图案：使得半绝缘膜6残留于终端区域的氧化硅膜5的上部以及杂质区域4之上，并且从保护环17(未图示)之上起至降低表面电场层18(未图示)的内侧的端缘部之上的氧化硅膜51之上以及单元区域CR的端缘部之上使得半绝缘膜6残留下来。
接下来，在图22所示的工序中，在使用抗蚀剂掩模RM2而通过蚀刻对半绝缘膜6进行了图案化之后，去除抗蚀剂掩模RM2。
接下来，在图23所示的工序中，以被图案化的半绝缘膜6为掩模，通过蚀刻对氧化硅膜5进行图案化。由此，从终端区域和保护环17(未图示)之上至降低表面电场层18(未图示)的内侧的端缘部之上使得氧化硅膜5残留下来。此外，从保护环17之上至降低表面电场层18的内侧的端缘部之上残留下来的氧化硅膜5成为氧化硅膜51。
然后，在图24所示的工序中，通过例如CVD以将半绝缘膜6之上以及半导体基板3之上覆盖的方式形成氮化硅的半绝缘膜7，由此，形成半绝缘膜6以及半绝缘膜7。
在应用了这样的制造方法的情况下，如图10所示的IGBT 100B这样成为如下结构：半绝缘膜6从终端区域的氧化硅膜5的上部将杂质区域4之上覆盖，并且将从保护环17之上至降低表面电场层18的内侧的端缘部之上设置的氧化硅膜51之上以及单元区域CR的端缘部之上覆盖。
<应用于其他半导体装置>
在以上说明的实施方式1～3以及变形例中，以IGBT为例进行了说明，但只要是MOS(Metal Oxide Semiconductor)晶体管、各种二极管等具有终端区域的半导体装置，则通过应用上述终端区域的结构，就能够维持静态耐压并且提高耐湿性。
另外，在实施方式1～3以及变形例中，以沟槽栅极型的IGBT为例进行了说明，但也可以将上述终端区域的结构应用于平面栅极型的IGBT、MOS晶体管。
此外，本发明在其发明范围内，能够自由地对各实施方式进行组合，或者适当对各实施方式进行变形、省略。

Claims (7)

1.一种半导体装置，其是在半导体基板的厚度方向流过主电流的半导体装置，其中，
所述半导体基板具有：
有源区域，在该有源区域流过所述主电流；以及
终端区域，其与所述有源区域相比在外侧包围所述有源区域，
所述半导体装置具有：
第1主电极，其设置于所述有源区域之上；
第2主电极，其设置于所述半导体基板的与所述第1主电极相反侧；
杂质区域，其设置在位于所述终端区域的最外周处的所述半导体基板的上层部；
第1绝缘膜，其在所述终端区域的外侧端缘部从所述杂质区域的内侧端缘部之上至所述半导体基板的一部分上部而设置；
第2绝缘膜，其从所述终端区域的内侧端缘部之上至所述有源区域的端缘部之上而设置；
第1半绝缘膜，其从所述杂质区域的未被所述第1绝缘膜覆盖的部分起覆盖至所述第1绝缘膜的至少一部分上部；以及
第2半绝缘膜，其从所述第1半绝缘膜之上起覆盖至所述第1主电极的一部分上部。
2.根据权利要求1所述的半导体装置，其中，
所述第1半绝缘膜从所述杂质区域的未被所述第1绝缘膜覆盖的部分起覆盖至所述第1绝缘膜的外侧端缘部之上。
3.根据权利要求1所述的半导体装置，其中，
所述第1绝缘膜在外侧端缘部具有台阶，
所述半导体装置还具有以填埋所述台阶的方式设置于所述第1绝缘膜之上的多晶硅膜，
所述第1半绝缘膜从所述杂质区域的未被所述第1绝缘膜覆盖的部分起覆盖至所述多晶硅膜之上以及所述第1绝缘膜之上，
所述第2半绝缘膜与所述半导体基板之间的所述第1绝缘膜的第1厚度比所述多晶硅膜与所述半导体基板之间的所述第1绝缘膜的第2厚度厚。
4.根据权利要求1所述的半导体装置，其中，
所述第1绝缘膜在外侧端缘部具有台阶，并且所述第1绝缘膜将贯通所述杂质区域而到达所述半导体基板内的沟槽的内表面覆盖，
所述半导体装置还具有以填埋所述台阶的方式设置于所述第1绝缘膜之上并且将所述沟槽填埋的多晶硅膜，
所述第1半绝缘膜从所述杂质区域的未被所述第1绝缘膜覆盖的部分起覆盖至所述多晶硅膜之上以及所述第1绝缘膜之上，
所述第2半绝缘膜与所述半导体基板之间的所述第1绝缘膜的第1厚度比所述多晶硅膜与所述半导体基板之间的所述第1绝缘膜的第2厚度厚。
5.根据权利要求1所述的半导体装置，其中，
所述第1半绝缘膜从所述杂质区域的未被所述第1绝缘膜覆盖的部分起覆盖至所述第1绝缘膜的整个上部。
6.根据权利要求2至5中任一项所述的半导体装置，其中，
所述第1半绝缘膜还以从所述第2绝缘膜之上起覆盖至所述有源区域的所述端缘部之上的方式设置。
7.根据权利要求1所述的半导体装置，其中，
所述第1半绝缘膜由具有与Si3N4相比Si过剩的组成的氮化硅的电阻性薄膜构成。
CN202011123282.6A 2019-10-25 2020-10-20 半导体装置 Pending CN112713124A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-194002 2019-10-25
JP2019194002A JP7345354B2 (ja) 2019-10-25 2019-10-25 半導体装置

Publications (1)

Publication Number Publication Date
CN112713124A true CN112713124A (zh) 2021-04-27

Family

ID=75378898

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011123282.6A Pending CN112713124A (zh) 2019-10-25 2020-10-20 半导体装置

Country Status (4)

Country Link
US (1) US20210125889A1 (zh)
JP (1) JP7345354B2 (zh)
CN (1) CN112713124A (zh)
DE (1) DE102020123254A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7506628B2 (ja) * 2021-03-24 2024-06-26 株式会社東芝 半導体装置
US12009389B2 (en) * 2021-11-30 2024-06-11 Wolfspeed, Inc. Edge termination for power semiconductor devices and related fabrication methods
WO2024132170A1 (en) * 2022-12-22 2024-06-27 Dynex Semiconductor Limited Semiconductor device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8623954D0 (en) * 1986-02-03 1986-11-12 Intel Corp Vertical resistor
JPH08255919A (ja) * 1995-03-16 1996-10-01 Toshiba Corp 電力用半導体装置
US20100052047A1 (en) * 2008-08-29 2010-03-04 Infineon Technologies Ag Semiconductor device and method for the production of a semiconductor device
CN101887884A (zh) * 2009-05-12 2010-11-17 三菱电机株式会社 半导体装置
US20110101453A1 (en) * 2009-10-30 2011-05-05 Vanguard International Semiconductor Corporation Lateral double-diffused metal oxide semiconductor
CN103985746A (zh) * 2014-06-05 2014-08-13 无锡新洁能股份有限公司 沟槽型igbt器件及其制造方法
US20170154955A1 (en) * 2015-11-26 2017-06-01 Mitsubishi Electric Corporation Semiconductor device
US10355084B1 (en) * 2018-02-27 2019-07-16 Mitsubishi Electric Corporation Semiconductor device, method of manufacturing the same and power conversion device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2870553B2 (ja) * 1990-11-08 1999-03-17 富士電機株式会社 高耐圧半導体装置
JP3186295B2 (ja) * 1993-02-08 2001-07-11 富士電機株式会社 半導体装置の製造方法
JP3275536B2 (ja) * 1994-05-31 2002-04-15 三菱電機株式会社 半導体装置及びその製造方法
US5597765A (en) * 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
US6316820B1 (en) 1997-07-25 2001-11-13 Hughes Electronics Corporation Passivation layer and process for semiconductor devices
JP2006005275A (ja) * 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
JP5999748B2 (ja) * 2011-08-12 2016-09-28 ルネサスエレクトロニクス株式会社 パワーｍｏｓｆｅｔ、ｉｇｂｔおよびパワーダイオード
JP2013149761A (ja) * 2012-01-18 2013-08-01 Fuji Electric Co Ltd 半導体装置
US9576791B2 (en) * 2015-06-01 2017-02-21 GM Global Technology Operations LLC Semiconductor devices including semiconductor structures and methods of fabricating the same
EP3285290B1 (en) * 2016-08-15 2019-03-06 ABB Schweiz AG Power semiconductor device and method for manufacturing such a power semiconductor device
JP7505217B2 (ja) * 2019-05-15 2024-06-25 富士電機株式会社 超接合半導体装置および超接合半導体装置の製造方法
JP7227110B2 (ja) * 2019-09-18 2023-02-21 株式会社東芝 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8623954D0 (en) * 1986-02-03 1986-11-12 Intel Corp Vertical resistor
GB2186116A (en) * 1986-02-03 1987-08-05 Intel Corp Plasma enhanced chemical vapor deposited vertical resistor
JPH08255919A (ja) * 1995-03-16 1996-10-01 Toshiba Corp 電力用半導体装置
US20100052047A1 (en) * 2008-08-29 2010-03-04 Infineon Technologies Ag Semiconductor device and method for the production of a semiconductor device
CN101887884A (zh) * 2009-05-12 2010-11-17 三菱电机株式会社 半导体装置
US20110101453A1 (en) * 2009-10-30 2011-05-05 Vanguard International Semiconductor Corporation Lateral double-diffused metal oxide semiconductor
CN103985746A (zh) * 2014-06-05 2014-08-13 无锡新洁能股份有限公司 沟槽型igbt器件及其制造方法
US20170154955A1 (en) * 2015-11-26 2017-06-01 Mitsubishi Electric Corporation Semiconductor device
US10355084B1 (en) * 2018-02-27 2019-07-16 Mitsubishi Electric Corporation Semiconductor device, method of manufacturing the same and power conversion device

Also Published As

Publication number Publication date
DE102020123254A1 (de) 2021-04-29
JP2021068833A (ja) 2021-04-30
JP7345354B2 (ja) 2023-09-15
US20210125889A1 (en) 2021-04-29

Similar Documents

Publication Publication Date Title
US6888206B2 (en) Power semiconductor device and method of manufacturing the same
US10985158B2 (en) Semiconductor device with transistor portion having low injection region on the bottom of a substrate
US9379181B2 (en) Semiconductor device
US8450828B2 (en) Semiconductor device
CN112713124A (zh) 半导体装置
CN100552919C (zh) 半导体器件及其结构的制作方法
CN108110003B (zh) 碳化硅半导体装置
JP7193387B2 (ja) 半導体装置
US20200168714A1 (en) Semiconductor device and method for manufacturing the same
US6914270B2 (en) IGBT with PN insulation and production method
US4520382A (en) Semiconductor integrated circuit with inversion preventing electrode
US20210234038A1 (en) Semiconductor device
JP2019192664A (ja) 半導体装置およびその製造方法
JP6909057B2 (ja) 炭化ケイ素半導体装置およびその製造方法
US10211326B2 (en) Vertical power component
CN108124494B (zh) 半导体装置
JP2020004903A (ja) 半導体装置およびその製造方法
US11923451B2 (en) Semiconductor device
JPS62126663A (ja) 入力保護回路
US20200194548A1 (en) Semiconductor device and manufacturing method thereof
JP4907341B2 (ja) サイリスタ
JP2024021137A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2551162B2 (ja) 絶縁ゲート型半導体装置
JP2020047718A (ja) 半導体装置
JP3747131B2 (ja) 高耐圧半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination