CN112666392A - 一种高速脉冲调制信号的载波频率测量电路及方法 - Google Patents
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Abstract
本发明公开了一种高速脉冲调制信号的载波频率测量电路及方法,属于频率测量技术领域,本发明通过可变分频器实现信号的频率变换压缩,通过滤波器滤除分频器的3次以上谐波分量,保留了信号的相位信息,变频方案简单;通过控制信号生成单元和数字IQ解调单元实现对脉冲调制信号的相位提取,避免了脉冲调制关期间的噪声干扰,实现脉冲调制信号相位的快速提取和计算,最终实现了高速脉冲调制信号的载波频率测量;本发明可实现脉冲重复频率10MHz高速脉冲调制信号的载波频率测量,测量时间最快8ns(速率125MHz),测量方案简单,成本低;可实现对高速脉冲调制信号的载波频率快速测量,并可对脉冲调制信号载波频率变化进行跟踪测量。
Description
技术领域
本发明属于频率测量技术领域,具体涉及一种高速脉冲调制信号的载波频率测量电路及方法。
背景技术
脉冲调制信号是雷达和数字通信***中的一类重要信号,随着电子技术的发展,脉冲调制信号的脉冲重复频率(PRF)不断提高,脉冲宽度也越来越小,脉冲调制载波复杂多变,测量更加困难。
测量脉冲调制信号载波频率主要有两种方法,一种是频谱仪测量方法,将被测信号经过多次混频变频至中频信号,对中频信号进行FFT变换得到频谱信息,根据频谱信息得到载波信号频率。
第二种方法是计数器测频法,如图1所示,首先设定一个闸门,通过测量闸门时间T和闸门内的信号次数N0,利用f=N0/T算出被测信号频率。在测量中,通过被测信号与测量闸门同步,被测信号次数可精确测量,没有误差,但在闸门时间测量上存误差,如图所示,T1、T2即为测量误差。测量误差最大为测量时钟周期。在短时测量中误差影响很大。为减小测量误差,通常采用内插法,把T1、T2测量出来。
现有技术的缺点是:
(1)采用频谱仪测量脉冲载波频率方案复杂,成本高。频谱仪采用扫频方案,当脉冲调制信号载波频率变化时,受频谱仪扫频速度限制,无法对频率快速变化信号进行跟踪测量。
(2)采用计数器法,如果不用内插,测频精度低;采用内插法,测量速度慢,如美国是德公司的53200系列频率计,最短测量时间为1us(速率1MHz),
发明内容
针对现有技术中存在的上述技术问题,本发明提出了一种高速脉冲调制信号的载波频率测量电路及方法,设计合理,克服了现有技术的不足,具有良好的效果。
为了实现上述目的,本发明采用如下技术方案:
一种高速脉冲调制信号的载波频率测量电路,包括功分器、可控分频器、滤波器、AD转换器、FPGA、比较器以及检波器;功分器、可控分频器、滤波器、AD转换器、FPGA、比较器、检波器通过线路依次连接;
功分器,被配置为用于将被测信号功分为两路;
可控分频器,被配置为用于实现信号的频率变换压缩;
滤波器,被配置为用于滤除分频后的3次及以上谐波分量;
AD转换器,被配置为用于将模拟信号转换为数字信号;
检波器,被配置为用于检出被测信号包络波形,输出检波信号;
比较器,被配置为用于将检波信号变为数字信号;
FPGA,被配置为用于进行数字IQ解调,输出脉冲调制信号的载波频率;
被测信号经功分器分为两路,一路进入可控分频器,可控分频器通过分频比设置,输出中频信号至滤波器,滤波器滤除分频后的3次及以上谐波分量,滤波器输出信号至AD转换器,AD转换器对信号进行采样后送入FPGA;
第二路信号进入检波器,检波器检出被测信号包络波形,输出检波信号至比较器,比较器将检波信号变为数字信号,送入FPGA,外部的数字本振信号与AD转换器输出信号在FPGA内进行数字IQ解调,数字本振频率为中频范围的中间值。
优选地,FPGA包括控制信号生成单元、数字IQ解调单元、相位计算单元和频率计算单元;控制信号生成单元、数字IQ解调单元、相位计算单元和频率计算单元通过线路依次连接;
控制信号生成单元,被配置为用于对AD转换器输出信号和比较器输出信号到达时间的比较,对比较器输出信号进行延迟和截断,输出一个相对比较器输出信号较短的控制闸门信号,用于控制数字IQ解调单元的工作时段,使数字IQ解调单元在脉冲开期间工作,在脉冲关闭期间不工作,从而获得有效脉冲调制载波频率信息;
数字IQ解调单元,将外部的数字本振信号与AD转换器输出信号进行IQ混频,解调出I路信号和Q路信号;
相位计算单元,被配置为用于对I路信号和Q路信号进行运算,得到脉冲调制信号的相位;
频率计算单元,被配置为用于根据相位变化得到脉冲调制信号的载波频率。
此外,本发明还提到一种高速脉冲调制信号的载波频率测量方法,该方法采用如上所述的高速脉冲调制信号的载波频率测量电路,具体包括如下步骤:
步骤1:通过功分器将被测信号分为两路,一路进入可控分频器,另一路信号进入检波器;
步骤2:通过可控分频器实现信号的频率变换压缩,可控分频器通过分频比设置,输出中频信号至滤波器;
步骤3:通过滤波器滤除分频后的3次及以上谐波分量,滤波器输出信号至AD转换器;
步骤4:AD转换器对信号进行模数转换后送入FPGA;
步骤5:通过控制信号生成单元,对AD转换器输出信号和比较器输出信号到达时间的比较,对比较器输出信号进行延迟和截断,输出一个相对比较器输出信号较短的控制闸门信号,用于控制数字IQ解调单元的工作时段,使数字IQ解调单元在脉冲开期间工作,在脉冲关闭期间不工作,从而获得有效脉冲调制载波频率信息;
步骤6:通过数字IQ解调单元,将外部的数字本振信号与AD转换器输出信号进行IQ混频,解调出I路信号和Q路信号;
步骤7:通过相位计算单元,对I路信号和Q路信号进行运算,得到脉冲调制信号的相位;
步骤8:通过频率计算单元,根据相位变化得到脉冲调制信号的载波频率。
本发明所带来的有益技术效果:
本发明通过可变分频器实现信号的频率变换压缩,通过滤波器滤除分频器的3次以上谐波分量,保留了信号的相位信息,变频方案简单;通过控制信号生成单元和数字IQ解调单元实现对脉冲调制信号的相位提取,避免了脉冲调制关期间的噪声干扰,实现脉冲调制信号相位的快速提取和计算,最终实现了高速脉冲调制信号的载波频率测量;
本发明可实现脉冲重复频率10MHz高速脉冲调制信号的载波频率测量,测量时间最快8ns(速率125MHz),测量方案简单,成本低;可实现对高速脉冲调制信号的载波频率快速测量,并可对脉冲调制信号载波频率变化进行跟踪测量。
附图说明
图1为计数器测频示意图。
图2为本发明高速脉冲调制信号的载波频率测量电路原理框图。
图3为进入FPGA两路信号时序及控制信号生成图。
具体实施方式
下面结合附图以及具体实施方式对本发明作进一步详细说明:
如图2所示,被测信号经功分器分为两路,一路进入可变分频器,可变分频器通过分频比设置,将被测信号变为固定中频范围内,如(20MHz~50MHz);分频器输出中频信号进入滤波器,滤波器用于滤除分频后的3次及以上谐波分量,滤波器可设为50MHz低通滤波器;滤波器输出信号进入AD转换器,AD转换器对信号进行高速采样后送入FPGA,采样频率250MHz;
第二路信号经过检波器,检出被测信号包络波形;检波信号经过比较器,变为数字信号,送入FPGA,外部的数字本振信号送入FPGA用于数字IQ解调,数字本振频率为中频范围的中间值(35MHz)。
FPGA分为四个单元:控制信号生成单元、数字IQ解调单元、相位计算单元、频率计算单元。
由于两路信号通过的路径和器件延迟不一样,两路信号到达FPGA的时间不一致,如图3所示。FPGA中控制信号生成单元通过对AD转换器输出信号和比较器输出信号到达时间的比较,对比较器输出信号进行延迟和截断,输出一个相对比较器输出信号较短的控制闸门信号(前后沿各相差5ns),用于控制数字IQ解调单元的工作时段,使数字IQ解调单元在脉冲开期间工作,在脉冲关闭期间不工作,从而获得有效脉冲调制载波频率信息,避免在脉冲关期间杂波干扰。
数字IQ解调单元将AD转换器输出信号和外部的数字本振信号进行IQ混频,输出I路信号和Q路信号,I路信号和Q路信号在相位计算单元进行运算,得到信号的相位,AD转换器输出的每个样点都可计算出一个相位,频率计算单元根据相位变化得到载波信号频率,AD转换器采样率250MHz,4ns可得一个样点,8ns可得到两个样点,假设两个样点相位分别为 中频频率f1计算公式为假设数字本振频率为f2,分频器分频比为N,被测信号频率f=(f1+f2)×N。因为AD转换器可连续采样,因此频率计算单元可连续计算信号频率,对脉冲调制信号载波频率变化进行跟踪测量。
当然,上述说明并非是对本发明的限制,本发明也并不仅限于上述举例,本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换,也应属于本发明的保护范围。
Claims (3)
1.一种高速脉冲调制信号的载波频率测量电路,其特征在于:包括功分器、可控分频器、滤波器、AD转换器、FPGA、比较器以及检波器;功分器、可控分频器、滤波器、AD转换器、FPGA、比较器、检波器通过线路依次连接;
功分器,被配置为用于将被测信号功分为两路;
可控分频器,被配置为用于实现信号的频率变换压缩;
滤波器,被配置为用于滤除分频后的3次及以上谐波分量;
AD转换器,被配置为用于将模拟信号转换为数字信号;
检波器,被配置为用于检出被测信号包络波形,输出检波信号;
比较器,被配置为用于将检波信号变为数字信号;
FPGA,被配置为用于进行数字IQ解调,输出脉冲调制信号的载波频率;
被测信号经功分器分为两路,一路进入可控分频器,可控分频器通过分频比设置,输出中频信号至滤波器,滤波器滤除分频后的3次及以上谐波分量,滤波器输出信号至AD转换器,AD转换器对信号进行采样后送入FPGA;
第二路信号进入检波器,检波器检出被测信号包络波形,输出检波信号至比较器,比较器将检波信号变为数字信号,送入FPGA,外部的数字本振信号与AD转换器输出信号在FPGA内进行数字IQ解调。
2.根据权利要求1所述的高速脉冲调制信号的载波频率测量电路,其特征在于:FPGA包括控制信号生成单元、数字IQ解调单元、相位计算单元和频率计算单元;控制信号生成单元、数字IQ解调单元、相位计算单元和频率计算单元通过线路依次连接;
控制信号生成单元,被配置为用于对AD转换器输出信号和比较器输出信号到达时间的比较,对比较器输出信号进行延迟和截断,输出一个相对比较器输出信号较短的控制闸门信号,用于控制数字IQ解调单元的工作时段,使数字IQ解调单元在脉冲开期间工作,在脉冲关闭期间不工作,从而获得有效脉冲调制载波频率信息;
数字IQ解调单元,将外部的数字本振信号与AD转换器输出信号进行IQ混频,解调出I路信号和Q路信号;
相位计算单元,被配置为用于对I路信号和Q路信号进行运算,得到脉冲调制信号的相位;
频率计算单元,被配置为用于根据相位变化得到脉冲调制信号的载波频率。
3.一种高速脉冲调制信号的载波频率测量方法,其特征在于:采用如权利要求1所述的高速脉冲调制信号的载波频率测量电路,具体包括如下步骤:
步骤1:通过功分器将被测信号分为两路,一路进入可控分频器,另一路信号进入检波器;
步骤2:通过可控分频器实现信号的频率变换压缩,可控分频器通过分频比设置,输出中频信号至滤波器;
步骤3:通过滤波器滤除分频后的3次及以上谐波分量,滤波器输出信号至AD转换器;
步骤4:AD转换器对信号进行模数转换后送入FPGA;
步骤5:通过控制信号生成单元,对AD转换器输出信号和比较器输出信号到达时间的比较,对比较器输出信号进行延迟和截断,输出一个相对比较器输出信号较短的控制闸门信号,用于控制数字IQ解调单元的工作时段,使数字IQ解调单元在脉冲开期间工作,在脉冲关闭期间不工作,从而获得有效脉冲调制载波频率信息;
步骤6:通过数字IQ解调单元,将外部的数字本振信号与AD转换器输出信号进行IQ混频,解调出I路信号和Q路信号;
步骤7:通过相位计算单元,对I路信号和Q路信号进行运算,得到脉冲调制信号的相位;
步骤8:通过频率计算单元,根据相位变化得到脉冲调制信号的载波频率。
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