CN112597723B - 一种用于fpga内嵌ip的可测试性设计方法 - Google Patents

一种用于fpga内嵌ip的可测试性设计方法 Download PDF

Info

Publication number
CN112597723B
CN112597723B CN202110023275.7A CN202110023275A CN112597723B CN 112597723 B CN112597723 B CN 112597723B CN 202110023275 A CN202110023275 A CN 202110023275A CN 112597723 B CN112597723 B CN 112597723B
Authority
CN
China
Prior art keywords
netlist
chain
register
generating
embedded
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110023275.7A
Other languages
English (en)
Other versions
CN112597723A (zh
Inventor
季顺南
张勇
王俊
温长清
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Pango Microsystems Co Ltd
Original Assignee
Shenzhen Pango Microsystems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Pango Microsystems Co Ltd filed Critical Shenzhen Pango Microsystems Co Ltd
Priority to CN202110023275.7A priority Critical patent/CN112597723B/zh
Publication of CN112597723A publication Critical patent/CN112597723A/zh
Application granted granted Critical
Publication of CN112597723B publication Critical patent/CN112597723B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本发明提供了一种用于FPGA内嵌IP的可测试性设计方法，所述可测试性设计方法包括：接收设计文件和综合库，进行逻辑综合生成综合后的网表；接收所述综合后的网表，***第一寄存器链并生成插链后的网表；接收并修改所述插链后的网表，***第二寄存器链并生成修改后的网表；接收所述修改后的网表，生成测试向量并完成仿真。本发明的可测试性设计方法，其通过***第二寄存器链，以改变内嵌IP的输入激励，从而使内嵌IP内的缺陷可通过DFT用例检测；且在避免对内嵌IP的电路结构做重大修改的前提下，可以明显提升内嵌IP的DFT测试覆盖率。

Description

一种用于FPGA内嵌IP的可测试性设计方法
【技术领域】
本发明涉及集成电路芯片技术领域，尤其涉及一种用于FPGA内嵌IP的可测试性设计方法。
【背景技术】
可测试性设计(DFT，Design for test)是较大规模数字IC设计的关键环节，在对样片进行具体功能测试前，通过DFT测试向量可以快速的筛选出带有工艺缺陷的样片，从而大幅提高样片测试效率。其中，测试向量的覆盖率，反映DFT设计能检测出样片缺陷的概率，即覆盖率越高，样片的检查越全面，遗漏缺陷样片的可能越小。
与ASIC的设计不同，FPGA的设计既包括通过定制电路设计的可编程逻辑部分，也包括通过标准工艺库进行逻辑综合、布局布线等自动化流程单独完成设计的内嵌专用IP部分，如PCIE控制器、DDR控制器等。因此，整个芯片的DFT设计无法像普通ASIC一样通过EDA工具自动完成，而是对每个内嵌专用IP单独进行DFT设计，再与可编程逻辑集成到一起，成为一颗完整的FPGA芯片。基于上述因素，使FPGA设计的DFT覆盖率不同于ASIC容易控制，其需要人为干预，通过电路结构的修改来提高DFT的覆盖率。
现有技术中，IP的配置点或控制信息，在进入IP后通过一系列组合逻辑后才通过寄存器采样，该部分组合逻辑无法通过***寄存器链(前述采样的寄存器)实现DFT测试的覆盖，从而导致IP的DFT覆盖率降低。
【发明内容】
本发明的目的在于提供了一种用于FPGA内嵌IP的可测试性设计方法，以提高测试覆盖率。
为达到上述目的，本发明提供了一种用于FPGA内嵌IP的可测试性设计方法，所述可测试性设计方法包括：
接收设计文件和综合库，进行逻辑综合生成综合后的网表；
接收所述综合后的网表，***第一寄存器链并生成插链后的网表；
接收并修改所述插链后的网表，***第二寄存器链并生成修改后的网表；
接收所述修改后的网表，生成测试向量并完成仿真。
优选的，所述接收设计文件和综合库，进行逻辑综合生成综合后的网表之前还包括，输出包括用于产生运算结果的组合逻辑的内嵌IP。
优选的，所述第一寄存器链位于所述组合逻辑的输出侧。
优选的，所述第二寄存器链位于所述组合逻辑的输入侧。
优选的，所述***第一寄存器链并生成插链后的网表为，通过EDA工具***第一寄存器链并生成插链后的网表。
优选的，所述生成测试向量并完成仿真为，通过EDA工具生成测试向量并完成仿真。
本发明的有益效果在于：提供了一种可测试性设计方法，其通过***第二寄存器链，以改变内嵌IP的输入激励，从而使内嵌IP内的缺陷可通过DFT用例检测；且在避免对内嵌IP的电路结构做重大修改的前提下，可以明显提升内嵌IP的DFT测试覆盖率。
【附图说明】
图1为本发明实施例提供一可测试性设计方法的流程图；
图2为本发明实施例提供又一可测试性设计方法的流程图；
图3为本发明实施例用于可测试性设计方法的电路结构。
【具体实施方式】
为使本说明书的目的、技术方案和优点更加清楚，下面将结合本说明书具体实施例及相应的附图对本说明书技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本说明书保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
如图1所示，本发明实施例提供一种用于FPGA(Field－Programmable Gate Array现场可编程门阵列)内嵌IP的可测试性设计方法，所述可测试性设计方法包括：
S10、接收设计文件和综合库，进行逻辑综合生成综合后的网表；
S20、接收所述综合后的网表，***第一寄存器链并生成插链后的网表；
S30、接收并修改所述插链后的网表，***第二寄存器链并生成修改后的网表；
S40、接收所述修改后的网表，生成测试向量并完成仿真。
本发明实施例的可测试性设计方法，其通过***第二寄存器链，以改变内嵌IP的输入激励，从而使内嵌IP内的缺陷可通过DFT用例检测；且在避免对内嵌IP的电路结构做重大修改的前提下，可以明显提升内嵌IP的DFT测试覆盖率。
优选的，***的所述第一寄存器链位于所述组合逻辑的输出侧。
优选的，***的所述第二寄存器链位于所述组合逻辑的输入侧。
为了不影响IP普通功能模式下的输入，通过2选1得选择器将DFT模式和普通模式进行隔离，即***的所述第二寄存器链中的每一寄存器分别通过选择器与所述组合逻辑连接。
在其中一个实施例中，步骤S20中，所述***第一寄存器链并生成插链后的网表为，通过EDA工具(Synopsys公司的DFT Compiler)***第一寄存器链并生成插链后的网表。
S20、接收所述综合后的网表，通过EDA工具***第一寄存器链并生成插链后的网表；其中，接收所述综合后的网表，通过EDA工具将所述综合后的网表中寄存器替换并***第一寄存器链。具体的，根据所述综合后的网表中寄存器的数量设置第一约束文件，第一约束文件用于配置寄存器链的数量,以及每条寄存器链的具体信息，所述具体信息包括每条寄存器链包含寄存器的个数、寄存器链的输入端口和输出端口等，从而实现EDA工具完成寄存器链的***。
本发明的可测试性设计方法，其所包含寄存器的数量是一定的，DFT的插链过程即为将一定数量的寄存器分成若干组，每组串成一条链，从而完成可测试性设计。由上可知，EDA工具需获知设计中的寄存器如何分组，即哪几个寄存器分成一组、以及每组包含的寄存器个数等。
在其中一个实施例中，步骤S40中，所述生成测试向量并完成仿真为，通过EDA工具(Synopsys公司的TetraMAX)生成测试向量并完成仿真。
S40、接收所述修改后的网表，通过EDA工具根据第二约束文件生成测试向量并完成仿真。第二约束文件中的内容与第一约束文件基本一致，包括配置寄存器链的数量,以及每条寄存器链的具体信息。仿真通过后，所述测试向量用于最终的芯片DFT测试。
所述测试向量为用于测试的激励信号。
本发明实施例的可测试性设计方法，通过EDA工具***第一寄存器链并生成插链后的网表，即将IP内现有寄存器替换和***第一寄存器链，并输出带有寄存器链(插链后)的网表；之后，通过修改网表***第二寄存器链，其中，第二寄存器链中的每个寄存器用于驱动IP中的1个直接到达组合逻辑的输入信号，在DFT模式下，通过向第二寄存器链输入不同的值，驱动组合逻辑的输入产生不同的组合，从而实现对组合逻辑DFT测试的覆盖。
在其中一个实施例中，如图2所示，所述可测试性设计方法包括：
S100、输出包括用于产生运算结果的组合逻辑的内嵌IP(用于ASIC或FPGA中的预先设计好的电路功能模块)；具体的，通过架构设计、编码与功能仿真，输出包括用于产生运算结果的组合逻辑的内嵌IP。
S200、接收设计文件和综合库，进行逻辑综合生成综合后的网表；其中，所述设计文件为HDL代码，即接收HDL代码和综合库，通过逻辑综合转换为综合后的网表。该综合后的网表即为DFT基础。
S300、接收所述综合后的网表，***第一寄存器链并生成插链后的网表；其中，接收所述综合后的网表，将所述综合后的网表中寄存器替换并***第一寄存器链。具体的，根据所述综合后的网表中寄存器的数量设置第一约束文件，第一约束文件用于配置寄存器链的数量。
S400、接收并修改所述插链后的网表，***第二寄存器链并生成修改后的网表；其中，修改所述插链后的网表为修改内嵌IP的组合逻辑门，并***第二寄存器链并生成修改后的网表，从而使IP中直接连接到组合逻辑的输入信号由第二寄存器链中的某个寄存器驱动，使组合逻辑中的节点具备可测性。
S500、接收所述修改后的网表，生成测试向量并完成仿真。具体的，接收所述修改后的网表，根据第二约束文件生成测试向量并完成仿真。
优选的，***的所述第一寄存器链位于所述组合逻辑的输出侧。
优选的，***的所述第二寄存器链位于所述组合逻辑的输入侧。
为了不影响IP普通功能模式下的输入，通过2选1得选择器将DFT模式和普通模式进行隔离，即***的所述第二寄存器链中的每一寄存器分别通过选择器与所述组合逻辑连接。
在其中一个实施例中，步骤S300中，所述***第一寄存器链并生成插链后的网表为，通过EDA工具(Synopsys公司的DFT Compiler)***第一寄存器链并生成插链后的网表。
S300、接收所述综合后的网表，通过EDA工具***第一寄存器链并生成插链后的网表；其中，接收所述综合后的网表，通过EDA工具将所述综合后的网表中寄存器替换并***第一寄存器链。具体的，根据所述综合后的网表中寄存器的数量设置第一约束文件，第一约束文件用于配置寄存器链的数量。
在其中一个实施例中，步骤S500中，所述生成测试向量并完成仿真为，通过EDA工具(Synopsys公司的TetraMAX)生成测试向量并完成仿真。
S500、接收所述修改后的网表，通过EDA工具根据第二约束文件生成测试向量并完成仿真。仿真通过后，所述测试向量用于最终的样片DFT测试。
所述测试向量为用于测试的激励信号。
本发明实施例的可测试性设计方法，通过EDA工具***第一寄存器链并生成插链后的网表，即将IP内现有寄存器替换和***第一寄存器链，并输出带有寄存器链(插链后)的网表；之后，通过修改网表***第二寄存器链，其中，第二寄存器链中的每个寄存器用于驱动IP中的1个直接到达组合逻辑的输入信号，在DFT模式下，通过向第二寄存器链输入不同的值，驱动组合逻辑的输入产生不同的组合，从而实现对组合逻辑DFT测试的覆盖。
如图3所示，为根据本发明提供的可测试性设计方法的电路结构，所述电路结构包括内嵌IP和与内嵌IP连接的互连线资源或参数配置RAM。内嵌IP包括组合逻辑、位于所述组合逻辑的输出侧的第一寄存器链、位于所述组合逻辑的输入侧的第二寄存器链、以及位于所述组合逻辑和第二寄存器链之间的选择器组。
选择器组由若干个选择器S组成。
第一寄存器链由若干寄存器D组成。
第二寄存器链由若干寄存器T组成，具体的，第二寄存器链中上一寄存器T的输出端与下一寄存器T的输入端相连于对应的选择器S的一输入端，第一个寄存器T的输入端接收输入信号scan_in，最后一个寄存器T的输出端输出扫描输出信号scan_out，选择器组中的选择器S的另一输入端与互连线资源或参数配置RAM相连，且选择器组中的选择器S的控制端接收模式控制信号test_mode。
选择器组中的选择器S，通过模式控制信号test_mode信号配置为DFT模式和普通模式且进行隔离。
当模式控制信号test_mode＝1时，表示芯片工作在DFT模式，组合逻辑的输入与普通模式的输入(来自互连线资源或参数配置RAM)无关，与第二寄存器链中寄存器的值有关。在使用EDA工具生成测试用例时，EDA工具根据第二寄存器链通过输入信号scan_in串入不同的向量，从而驱动组合逻辑产生不同的运算结果，使组合逻辑中原本不可测的点变成可测点。
当模式控制信号test_mode＝0时，表示芯片工作在普通模式，组合逻辑的输入来自互连线资源或参数配置RAM。
本发明的可测试性设计方法，***第二寄存器链，使组合逻辑中原本无法测试到的大多数节点可以在第二寄存器链的驱动下变成可测节点，从而大幅提高IP的DFT覆盖率，进而提高样片筛选的效率。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。

Claims (3)

1.一种用于FPGA内嵌IP的可测试性设计方法，其特征在于，所述可测试性设计方法包括：
输出包括用于产生运算结果的组合逻辑的内嵌IP；
接收设计文件和综合库，进行逻辑综合生成综合后的网表；
接收所述综合后的网表，根据所述综合后的网表中寄存器的数量设置第一约束文件，***第一寄存器链并生成插链后的网表，所述第一寄存器链位于所述组合逻辑的输出侧；
接收并修改所述插链后的网表，***第二寄存器链并生成修改后的网表，所述第二寄存器链位于所述组合逻辑的输入侧；
接收所述修改后的网表，根据第二约束文件生成测试向量并完成仿真；其中，第一约束文件和第二约束文件中均包括配置寄存器链的数量,以及每条寄存器链的具体信息。
2.根据权利要求1所述的可测试性设计方法，其特征在于，所述***第一寄存器链并生成插链后的网表为，通过EDA工具***第一寄存器链并生成插链后的网表。
3.根据权利要求1所述的可测试性设计方法，其特征在于，所述生成测试向量并完成仿真为，通过EDA工具生成测试向量并完成仿真。
CN202110023275.7A 2021-01-08 2021-01-08 一种用于fpga内嵌ip的可测试性设计方法 Active CN112597723B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110023275.7A CN112597723B (zh) 2021-01-08 2021-01-08 一种用于fpga内嵌ip的可测试性设计方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110023275.7A CN112597723B (zh) 2021-01-08 2021-01-08 一种用于fpga内嵌ip的可测试性设计方法

Publications (2)

Publication Number Publication Date
CN112597723A CN112597723A (zh) 2021-04-02
CN112597723B true CN112597723B (zh) 2022-09-30

Family

ID=75207327

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110023275.7A Active CN112597723B (zh) 2021-01-08 2021-01-08 一种用于fpga内嵌ip的可测试性设计方法

Country Status (1)

Country Link
CN (1) CN112597723B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113609804B (zh) * 2021-07-27 2023-10-20 西安芯海微电子科技有限公司 用例生成方法及装置、测试方法、可测试性设计方法
CN115656791B (zh) * 2022-12-29 2023-06-06 摩尔线程智能科技(北京)有限责任公司 芯片可测性设计的测试方法及测试平台

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU7271198A (en) * 1997-05-01 1998-11-24 Trustees Of The Stevens Institute Of Technology, The Method and apparatus for modulation of guided plasmons
CN102081689B (zh) * 2010-12-31 2012-10-03 中国航空工业集团公司第六三一研究所 一种芯片的可测试性设计方法
CN106777529A (zh) * 2016-11-23 2017-05-31 天津大学 基于fpga的集成电路抗故障注入攻击能力评估方法

Also Published As

Publication number Publication date
CN112597723A (zh) 2021-04-02

Similar Documents

Publication Publication Date Title
US6003150A (en) Method for testing field programmable gate arrays
US6484280B1 (en) Scan path test support
EP0737337B1 (en) Apparatus and method for testing integrated circuits
CN112597723B (zh) 一种用于fpga内嵌ip的可测试性设计方法
US5517637A (en) Method for testing a test architecture within a circuit
JP2003332443A (ja) 半導体集積回路とその設計支援装置およびテスト方法
US7272767B2 (en) Methods and apparatus for incorporating IDDQ testing into logic BIST
CN104950241A (zh) 集成电路及在集成电路中建立扫描测试架构的方法
EP0849678B1 (en) A system and method for testing electronic devices
US20030057991A1 (en) LSI diagnostic system and method of diagnosing LSI
JP2002311090A (ja) 半導体集積回路およびテスト用ボード
US20090212818A1 (en) Integrated circuit design method for improved testability
US6134689A (en) Method of testing logic devices
US20030079165A1 (en) Effective use of parallel scan for identically instantiated sequential blocks
US20030011396A1 (en) Semiconductor device and test system therefor
US7581149B2 (en) Scan chain extracting method, test apparatus, circuit device, and scan chain extracting program
US6990619B1 (en) System and method for automatically retargeting test vectors between different tester types
US8943457B2 (en) Simulating scan tests with reduced resources
US6079040A (en) Module level scan testing
JPH0989980A (ja) 半導体集積回路およびその評価方法
JP4549701B2 (ja) 半導体回路装置及び半導体回路に関するスキャンテスト方法
CN114781304A (zh) 一种芯片的引脚状态控制方法、***、芯片以及上位机
US7188288B2 (en) Semiconductor LSI circuit with scan circuit, scan circuit system, scanning test system and method
US6698004B2 (en) Pin toggling using an object oriented programming language
JPH08220192A (ja) 組み込み型自己テスト論理回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant