CN112582324B - 一种标记及其制作方法 - Google Patents

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Abstract

本申请涉及一种标记图形及其制作方法，所述标记包括由第一版图图形和第二版图图形制作的组合图形，利用所述第一版图图形和所述第二版图图形的整体尺寸差异以及所述第一版图图形和所述第二版图图形中整体尺寸较大者完全覆盖另一方，使得所述组合图形的整体边界轮廓和整体尺寸与所述第一版图图形和所述第二版图图形中整体尺寸较小者均相同。在工艺制程中所述第一版图图形和所述第二版图图形存在位置偏移时，确保所述组合图形的整体尺寸不变，进而保证对所述组合图形的精确识别。

Description

一种标记及其制作方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种标记及其制作方法。
背景技术
随着科学技术的发展，半导体器件的结构越来越复杂，在集成电路中所包含的器件数量也在逐步增加。随着集成度的不断提高，为了避免器件尺寸的进一步扩大，半导体器件在垂直方向上设置的功能层数量也在不断增加。因此每一层光刻工艺制程之间的对准精度变得极为重要，如果相邻层之间发生位置偏移，将会严重影响器件的连接，导致连线短路、失效率增加等问题。
随之工艺尺寸的不断微缩，单层图案的制作可能需要使用到多张光罩，如在三次相邻光刻工艺制程的每层光罩中，分别设置对准图形，经过前两次光刻工艺制程在晶圆上共同构成对准标记，在第三次光刻工艺制程时对准这一标记。但是，如果前两层光罩在曝光时存在一定的位置偏差，使对准标记的形状和尺寸发生变化，严重时会导致光刻机的对准***不能识别对准标记，第三层光罩无法有效地对准。同理，量测图形也存在相似问题，因此，为了准确进行具有多层光罩的相邻层之间的对准和量测，亟需提供一种新的对准标记和量测标记及其制作方法。
发明内容
基于此，有必要针对具有多层光罩的层间的对准和量测精度不足的问题，提供一种新的对准标记和量测标记及其制作方法。
为了实现本发明的目的，本发明采用如下技术方案：
一种标记图形的制作方法，包括：
提供第一版图图形；
提供第二版图图形，所述第二版图图形的整体尺寸不等于所述第一版图图形的整体尺寸；
利用所述第一版图图形和所述第二版图图形制作组合图形，所述第一版图图形和所述第二版图图形中整体尺寸较大者完全覆盖另一方，所述组合图形的整体边界轮廓和整体尺寸与所述第一版图图形和所述第二版图图形中整体尺寸较小者均相同。
在其中一个实施例中，述组合图形包括对准标记图形或量测标记图形。
在其中一个实施例中，所述第一版图图形和/或第二版图图形的整体外形轮廓为矩形。
在其中一个实施例中，所述第一版图图形包括多个第一版图子图形；所述第二版图图形包括多个第二版图子图形。
在其中一个实施例中，所述第一版图图形包括平行、等距设置的多个直线型的第一版图子图形，所述第一版图子图形沿第一方向延伸；所述第二版图图形包括平行、等距设置的多个直线型的第二版图子图形，所述第二版图子图形沿第二方向延伸，所述第二方向与第一方向不同。
在其中一个实施例中，将所述第一版图图形制作到第一掩模版上；将所述第二版图图形制作到第二掩模版上；利用所述第一掩模版和所述第二掩模版将所述第一版图图形和所述第二版图图形分别制作到晶圆上；所述第一版图图形和所述第二版图图形重叠区域形成所述组合图形。
在其中一个实施例中，所述第一版图图形和所述第二版图图形边界线的最小距离大于5nm。
在其中一个实施例中，所述第一版图图形和所述第二版图图形边界线的距离大于5nm并且小于100nm，同时，所述整体尺寸较大的版图图形***添加dummy图案。
一种标记图形的制作方法，包括：提供若干版图图形，所述若干版图图形至少有一整体尺寸最小版图图形；利用所述若干版图形制作组合图形，所述组合图形的整体边界轮廓和整体尺寸与所述整体尺寸最小版图图形均相同。
一种标记图形，采用上述中任一项实施例中所述的组合图形制作方法形成。
上述标记包括由第一版图图形和第二版图图形制作的组合图形，利用所述第一版图图形和所述第二版图图形的整体尺寸差异以及所述第一版图图形和所述第二版图图形中整体尺寸较大者完全覆盖另一方，使得所述组合图形的整体边界轮廓和整体尺寸与所述第一版图图形和所述第二版图图形中整体尺寸较小者均相同。在工艺制程中所述第一版图图形和所述第二版图图形存在位置偏移时，确保所述组合图形的整体尺寸不变，进而保证对所述组合图形的精确识别。
附图说明
图1为一实施例中的组合图形的形成示意图；
图2为一实施例中的组合图形的形成示意图；
图3为一实施例中组合图形发生变化的形成示意图；
图4(a)为一实施例在晶圆上制作时所述第一版图图形与所述第二版图图形叠对没有偏差时的叠对示意图；
图4(b)为一实施例在晶圆上制作时所述第一版图图形与所述第二版图图形叠对有偏差时的叠对示意图；
图4(c)为一实施例中OVL AIM标记中Y方向的量测标记图形。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的可选的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体地实施例的目的，不是旨在于限制本发明。
图1是本发明一实施例中的组合图形的示意图。
在本实施例中，如图1所示，提供第一版图图形110；提供第二版图图形120，所述第二版图图形120的整体尺寸不等于所述第一版图图形110的整体尺寸。利用所述第一版图图形110和所述第二版图图形120制作组合图形130，所述第一版图图形110和所述第二版图图形120中整体尺寸较大者完全覆盖另一方，所述组合图形130的整体边界轮廓和整体尺寸与所述第一版图图形和所述第二版图图形中整体尺寸较小者均相同。
在一实施例中，所述组合图形包括对准标记图形或量测标记图形。所述对准标记图形包括SPM-AH32、SPM-AH53、SPM-AH74和VSPM中任一种。如图1所示，所述组合图形为一对准标记。在其他实施例中，所述组合图形为量测标记图形，所述量测标记包括OVL AIM，OVLbox-in-box和OVL bar-in-bar中的任一种。
在一实施例中，所述第一版图图形110和/或第二版图图形120的整体外形轮廓为矩形。如图1所示，所述第一版图图形110的整体外形轮廓为矩形，所述第二版图图形120的整体外形轮廓为矩形。具体的，所述第一版图图形110包括六个对称分布的条状结构和对称点中心位置的十字112,所述条状结构沿横向对齐排列。所述整体外形轮廓为最***的两个所述条状结构围成的矩形。所述第二版图图形120为单一矩形图形，所述第二版图图形120的整体外形轮廓为矩形。
在一实施例中，所述第一版图图形110包括多个第一版图子图形111，所述第一版图图形110包括平行、等距设置的多个直线型的第一版图子图形111，所述第一版图子图形111沿第一方向延伸。所述第二版图图形120包括多个第二版图子图形121，所述第二版图图形120包括平行、等距设置的多个直线型的第二版图子图形121，所述第二版图子图形121沿第二方向延伸，所述第二方向与第一方向不同。作为示例，所述第二版图图形120的整体尺寸大于所述第一版图图形110的整体尺寸。可选地，所述第一方向与第二方向之间的夹角为30°～90°，通过设置适当的夹角，使第一版图图形110和第二版图图形120在实际使用时可以得到有效地重叠，从而在晶圆上形成组合图形，用于后续当层的对准或套刻误差检测。
在一实施例中，将所述第一版图图形制作到第一掩模版上；将所述第二版图图形制作到第二掩模版上；利用所述第一掩模版和所述第二掩模版将所述第一版图图形和所述第二版图图形分别制作到晶圆上；所述第一版图图形和所述第二版图图形重叠区域形成所述组合图形。作为示例，如图1所示，将第一版图图形110制作到第一掩模版上，将第二版图图形120制作到第二掩模版上；利用第一掩模版对晶圆进行曝光，经刻蚀，清洗等工艺将第一版图图形110制作到晶圆上；利用第二掩模版对晶圆进行曝光，经刻蚀，清洗等工艺将第二版图图形120制作到晶圆上；所述第二版图图形120的整体尺寸大于所述第一版图图形110的整体尺寸，并且所述第二版图图形120完全覆盖所述第一版图图形110，利用所述第一版图图形110和所述第二版图图形120的重叠区域制作组合图形130，所述组合图形130的整体边界轮廓和整体尺寸与所述第一版图图形110均相同。具体的，所述第一版图图形110由6个对称的条状结构和一个中心十字112组成，在形成的组合图形130中，所述组合图形130的整体边轮廓和整体尺寸与所述第一版图图形130均相同，所述组合图形130也有6个对称的条状结构和一个中心十字组成。
在一实施例中，掩模版为一长方形结构，定义所述长方形的一边为X方向，与之垂直的另一边为Y方向，所述第一版图图形和所述第二版图图形边界线的距离在X方向或Y方向均大于5nm，如10nm，20nm，30nm等。具体的，如图2所示，所述第一版图图形和所述第二版图图形最***边界线在X方向的距离为x，在y方向上的距离为y，所述x或y均大于5nm，使得所述第一版图图形和所述第二版图图形在晶圆上有偏移时，最终形成的组合图形不会发生变化。如图3所示，在所述第一版图图形和所述第二版图图形边界线的距离不足时，当所述第一版图图形和所述第二版图图形在晶圆上有偏移时，最终形成的组合图形尺寸发生变化，影响后续工艺。在此实施例中，所述组合图形为对准标记图形，当所述对准标记图形的尺寸发生变化时，将会导致对准工艺的异常。优选的，所述第一版图图形和所述第二版图图形边界线的距离大于5nm并且小于100nm。同时，所述第二版图图形***添加伪图案(dummy图案)，在化学机械研磨工艺(CMP)中，由于材料研磨速率不同，会形成凹陷形貌，不利于表面平坦化以及后续膜层均匀性的控制，dummy图案的添加可以改善图案密度，从而防止CMP时图案密度差异导致的凹陷，同时增大光刻工艺窗口。
在一实施例中，所述组合图形为量测标记图形。图4(c)所示为OVL AIM中Y方向的量测标记图形。所述Y方向的量测标记图形由第一版图图形和第二版图图形制作形成，所述制作方法可参照上一实施例中对准标记的制作方法，所属第一版图图形尺寸大于所述第二版图图形尺寸，使得在晶圆上制作时所述第一版图图形与所述第二版图图形叠对有偏差时，最终形成的组合图形，即量测标记图形不会发生变化，从而保证量测结果。图4(a)为在晶圆上制作时所述第一版图图形与所述第二版图图形叠对没有偏差时，最终形成的量测标记图形；图4(b)为在晶圆上制作时所述第一版图图形与所述第二版图图形叠对有偏差时，最终形成的量测标记图形。在一示例中，所述第一版图图形和所述第二版图图形边界线的距离在Y方向和与Y方向垂直的的X方向均大于5nm，如10nm，20nm，30nm等。以保证在晶圆上制作时所述第一版图图形与所述第二版图图形叠对有偏差时，最终形成的量测标记图形不会发生变化。优选的，所述第一版图图形和所述第二版图图形边界线的距离大于5nm并且小于100nm，同时，所述第二版图图形***添加dummy图案，所述dummy图案的添加可以增大光刻工艺窗口以及防止CMP时图案密度差异导致的凹陷。
在一实施例中，提供若干版图图形，所述若干版图图形至少有一整体尺寸最小版图图形；利用所述若干版图形制作组合图形，所述组合图形的整体边界轮廓和整体尺寸与所述整体尺寸最小版图图形均相同。所述若干版图图形的数目大于等于3。作为示例，提供第一版图图形，第二版图图形,第三版图图形和第四版图图形，所述第二版图图形的整体尺寸最小，利用第一版图图形，第二版图图形,第三版图图形和第四版图图形制作组合图形，所述组合图形的整体边界轮廓和整体尺寸与所述第二版图图形均相同。
在一实施例中，第一掩模版还包括第一芯片区图形；所述第一芯片区图形包括多个直线型的第一芯片区子图形，所述第一芯片区子图形的延伸方向与所述第一版图子图形的延伸方向相同；第二掩模版还包括第二芯片区图形；所述第二芯片区图形包括多个直线型的第二芯片区子图形，所述第二芯片区子图形的延伸方向与所述第二版图子图形的延伸方向相同。利用所述第一掩模版和所述第二掩模版在晶圆上进行双图案(double pattern)工艺，与所述晶圆上形成组合图形和芯片区图形。具体的，所述组合图形包括对准标记图形或量测标记图形，所述对准标记图形或所述量测标记图形与所述芯片区图形在相同工艺中制作形成，使得所述对准标记图形或所述量测标记能更好的反映所述芯片区图形的工艺质量。
本申请提供了一种标记图形，包括：
采用前述任一项的标记图形的制作方法形成的标记图形。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种标记图形的制作方法，其特征在于，包括：
提供第一版图图形；
提供第二版图图形，所述第二版图图形的整体尺寸不等于所述第一版图图形的整体尺寸；
利用所述第一版图图形和所述第二版图图形制作组合图形，所述第一版图图形和所述第二版图图形中整体尺寸较大者完全覆盖另一方，所述组合图形的整体边界轮廓和整体尺寸与所述第一版图图形和所述第二版图图形中整体尺寸较小者均相同；
所述第一版图图形包括多个对称分布的条状结构和对称点中心位置的十字,所述条状结构以及所述十字内均设有多个第一版图子图形，所述第二版图图形包括多个第二版图子图形，所述第一版图图形和所述第二版图图形分别制作到晶圆上，所述第一版图图形和所述第二版图图形重叠区域形成所述组合图形。
2.根据权利要求1所述标记图形的制作方法，其特征在于，
所述组合图形包括对准标记图形或量测标记图形。
3.根据权利要求2所述标记图形的制作方法，其特征在于，所述第一版图图形和/或第二版图图形的整体外形轮廓为矩形。
4.根据权利要求1所述标记图形的制作方法，其特征在于，
所述第一版图图形包括平行、等距设置的多个直线型的第一版图子图形，所述第一版图子图形沿第一方向延伸；
所述第二版图图形包括平行、等距设置的多个直线型的第二版图子图形，所述第二版图子图形沿第二方向延伸，所述第二方向与第一方向不同。
5.根据权利要求1所述标记图形的制作方法，其特征在于，包括：
将所述第一版图图形制作到第一掩模版上；
将所述第二版图图形制作到第二掩模版上；
利用所述第一掩模版和所述第二掩模版将所述第一版图图形和所述第二版图图形分别制作到晶圆上；所述第一版图图形和所述第二版图图形重叠区域形成所述组合图形。
6.根据权利要求1所述标记图形的制作方法，其特征在于，包括：
所述第一版图图形和所述第二版图图形边界线的最小距离大于5nm。
7.根据权利要求1所述标记图形的制作方法，其特征在于，包括：
所述第一版图图形和所述第二版图图形边界线的距离大于5nm并且小于100nm。
8.根据权利要求7所述标记图形的制作方法，其特征在于，所述整体尺寸较大的版图图形***添加dummy图案。
9.一种标记图形，其特征在于，包括：
采用如权利要求1-8中任一项所述的标记图形的制作方法形成。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102866576A (zh) * 2012-08-27 2013-01-09 京东方科技集团股份有限公司 一种掩膜板组及应用掩膜板组确定对位精度范围的方法
CN203084413U (zh) * 2013-01-07 2013-07-24 北京京东方光电科技有限公司 一种掩膜板组和标记实体台
CN109870876A (zh) * 2017-12-05 2019-06-11 长鑫存储技术有限公司 一种对准图案制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI327678B (en) * 2006-08-04 2010-07-21 Nanya Technology Corp Overlay mark
JP2009231766A (ja) * 2008-03-25 2009-10-08 Toshiba Corp マーク形成方法
JP6901358B2 (ja) * 2017-09-14 2021-07-14 キオクシア株式会社 半導体装置の製造方法および半導体ウェハ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102866576A (zh) * 2012-08-27 2013-01-09 京东方科技集团股份有限公司 一种掩膜板组及应用掩膜板组确定对位精度范围的方法
CN203084413U (zh) * 2013-01-07 2013-07-24 北京京东方光电科技有限公司 一种掩膜板组和标记实体台
CN109870876A (zh) * 2017-12-05 2019-06-11 长鑫存储技术有限公司 一种对准图案制作方法

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