CN112511289A - 支持一线通通讯及射频硬件解码装置 - Google Patents

Abstract

本发明涉及一种支持一线通通讯及射频硬件解码装置。本发明的目的是以实现可配置工作模式，可适用于射频硬件解码，也可适用于一线通通讯的解码，节省硬件成本且更具有通用性。本发明的技术方案是：装置包括：射频滤波模块，用于在射频解码模式下根据所配置的高、低电平毛刺宽度阈值对输入信号进行滤波；计数模块，用于在时钟信号驱动下对一线通模式下的输入信号和射频解码模式下经所述射频滤波模块滤波的输入信号的高电平和低电平持续周期进行计数，获取高、低电平计数值；译码模块，用于根据所配置的译码参数及高低电平计数值进行译码，并对译码数据进行判决，得到同步头、比特0及比特1指示信号。本发明适用于工业控制领域。

Description

支持一线通通讯及射频硬件解码装置

技术领域

本发明涉及一种支持一线通通讯及射频硬件解码装置。适用于工业控制领域。

背景技术

在生活中，越来越多的设备、电器、车辆等的采用了远程控制的方式，为人们的生活提供了极大地便利。其中，射频通信方式因为其无方向性、传输距离远、穿透力强等特点，被广泛应用于工业控制等领域。射频是通过无线信号进行信息传递的方式控制设备，射频信号被接收后，可以指令或驱动相应的设备完成各种操作。常用射频控制***包括发射器和接收器两部分。发射器一般为遥控，将控制信息按特定格式编码、调制发送。接收器则需要接收解调、解码。

射频通信在电摩及电动车行业应用广泛，一般射频解码器采用单根信号线来实现信息交互。电摩、电动车等的重要部件仪表，它能显示出电摩、电动车的基本运行信息，比如车速、里程、电量等等。目前来说，仪表与电摩、电动车控制器之间多数是通过一线通来实现信息交互的，从而更安全的行驶。这种一线通仪表采用的是一根传输线路的方式，因此它的传输方向为单向。

图1为射频信号规范，图2为一线通信号规范，对比两种信号规范可知，射频解码器与一线通通讯在数据传输形式上具有很大的相通性，不同之处仅在于码元占空比与码元相位不同。为节省硬件开销，所以，现在需要一种可配置工作模式的，可以适用于射频硬件解码，也可适用于一线通通讯的解码方法。

发明内容

本发明要解决的技术问题是：提供一种支持一线通通讯及射频硬件解码的装置，以实现可配置工作模式，可适用于射频硬件解码，也可适用于一线通通讯的解码，节省硬件成本且更具有通用性。

本发明所采用的技术方案是：一种支持一线通通讯及射频硬件解码的装置，其特征在于，包括：

射频滤波模块，用于在射频解码模式下根据所配置的高、低电平毛刺宽度阈值对输入信号进行滤波；

计数模块，用于在时钟信号驱动下对一线通模式下的输入信号和射频解码模式下经所述射频滤波模块滤波的输入信号的高电平和低电平持续周期进行计数，获取高、低电平计数值；

译码模块，用于根据所配置的译码参数及高低电平计数值进行译码，并对译码数据进行判决，得到同步头、比特0及比特1指示信号；

串并转换模块，用于将译码后的有效比特数据存入移位寄存器，一线通模式下，接收长度由帧长度参数控制；

射频命令判决模块，用于在用于射频解码模式下，根据所配置的命令参数，对串并转换后的射频数据进行合法性判决；

数据输出及中断产生模块，用于在射频解码模式下，检测到同步头且接收命令合法时产生中断，并通过时序逻辑进程将命令输出；在一线通通信模式下，通过组合逻辑进程，将移位寄存器中的数值输出，得到一线通接收数据，使用组合逻辑进程在一线通数据接收完毕后，产生中断信号；

APB接口模块，用于解析出CPU配置的工作模式选择信息，以及各模式下的配置参数信息，以及上传接收射频数据或者一线通接收数据。

所述射频滤波模块，用于：

通过内部时钟对输入信号的高电平进行计数，在输入信号上升沿开始计数，当计数大于高电平毛刺宽度时则输出为高电平，在输入信号下降沿后高电平仍保持高电平毛刺宽度后输出变为低电平；

对滤除高电平毛刺后的信号，通过内部时钟对信号的低电平进行计数，在信号下降沿开始计数，当计数大于低电平毛刺宽度时则输出为低电平，在信号上升沿后低电平仍保持所述低电平毛刺宽度后输出变为高电平。

所述计数模块包括三个时序进程，三个进程为并行关系；

第一个进程完成在时钟驱动下对输入信号延迟两拍的操作；

第二个进程完成低电平计数器累加计数及清零的操作，即在第一拍延迟信号的低电平下，低电平计数器累加计数，延迟信号高电平时，低电平计数器进行清零；

第三个进程完成高电平计数器累加计数及清零操作，即在第二拍延迟信号的高电平下，高电平计数器累加计数，在第二拍延迟信号为低点平且第一拍延迟信号为高点平时，对高电平计数器进行清零。

所述译码模块，用于：

A、在射频解码模式下

分别计算高电平计数值与“同步头”上、下限倍数的乘积；比较低电平计数值与上述两个乘积的大小关系；若低电平计数值的大小介于两乘积之间，则产生同步指示信号；

分别计算低电平计数值与Bit“1”上、下限倍数的乘积；比较高电平计数值与上述两个乘积的大小关系；若高电平计数值的大小介于两乘积之间，则产生Bit“1”指示信号；

分别计算高电平计数值与Bit“0”上、下限倍数的乘积；比较低电平计数值与上述两个乘积的大小关系；若低电平计数值的大小介于两乘积之间，则产生Bit“0”指示信号；

B、在一线通模式下

在输入延迟信号的上升沿处，寄存低电平计数值；在输入延迟信号的下降沿处，寄存高电平计数值；

计算高电平计数值与“同步头”下限倍数的乘积；

在输入延迟信号的下降沿处，比较寄存的低电平数值与上述乘积的大小；若寄存的低电平计数值大于该乘积，则产生同步指示信号，该信号在当前数据帧接收完毕后拉低；

比较寄存的低电平与高电平计数值的大小；若低电平寄存值大于高电平寄存值，则产生Bit“0”指示信号；若低电平寄存值小于高电平寄存值，则产生Bit“1”指示信号。

该装置主时钟使用低频时钟信号，与APB总线时钟为异步关系；

CPU配置的各项参数均经过跨时钟域信号处理，由APB时钟域同步到本装置的低频时钟域；

射频接收数据以及一线通接收数据均在本装置低频时钟域下产生，为防止亚稳态产生，进行了本地时钟到APB时钟域的跨时钟域信号处理。

本发明的有益效果是：本发明通过射频滤波模块、计数模块、译码模块、串并转换模块、射频命令判决模块和数据输出及中断产生模块等相互组成实现可配置工作模式的、可以适用于射频硬件解码，也可适用于一线通通讯的解码装置，节省硬件开销，降低成本。

附图说明

图1为射频信号规范。

图2为一线通信号规范。

图3为实施例的结构示意图。

图4为实施例中射频滤波模块的结构示意图。

图5为实施例中射频滤波流程示意图。

图6为实施例中计数模块的结构示意图。

图7为实施例中译码模块的结构示意图。

图8为实施例中APB模块的结构示意图。

具体实施方式

本实施例为一种支持一线通通讯及射频硬件解码的装置，包括：APB接口模块、射频滤波模块、计数模块、译码模块、串并转换模块、射频命令判决模块、数据输出及中断产生模块。

本例中射频滤波模块用于在射频解码模式下根据所配置的高、低电平毛刺宽度阈值对输入信号进行滤波，射频滤波模块包括高电平毛刺滤除模块和低电平毛刺滤除模块。

高电平毛刺滤除模块在模式选择信号表示射频解码模式时，通过内部时钟对输入信号的高电平进行计数，在输入信号上升沿开始计数，当计数大于高电平毛刺宽度时则输出为高电平，在输入信号下降沿后高电平仍保持高电平毛刺宽度后输出变为低电平。

低电平毛刺滤除模块通过内部时钟对信号的低电平进行计数，在信号下降沿开始计数，当计数大于所述低电平毛刺宽度阈值时则输出为低电平，在信号上升沿后低电平仍保持所述低电平毛刺宽度后输出变为高电平。

本实施例中射频滤波模块在模式选择信号表示为一线通模式时，不进行操作。

本实施例中计数模块在射频解码模式下，被计数信号选择取反的射频滤波输出信号；在一线通模式下，被计数信号选择未经滤波的原始输入信号，计数器使用内部时钟分别对高电平和低电平的持续周期进行计数，获取高、低电平计数值，具体计数方法包含以下步骤：

根据模式选择信号，选择被计数信号；然后在时钟驱动下延迟两拍；在第一拍延迟信号的低电平下，低电平计数器累加计数，延迟信号高电平时，低电平计数器进行清零；在第二拍延迟信号的高电平下，高电平计数器累加计数，在第二拍延迟信号为低且第一拍延迟信号为高时，对高电平计数器进行清零。

本实施例中译码模块根据所配置的工作模式及译码参数分别进行译码，译码后产生同步及高低电平指示信号。译码共有三种方式0,1和同步比特，具体译码方法根据工作模式进行分别介绍。

工作在射频硬件解码模式下译码的具体步骤：

分别计算高电平计数值与“同步头”上、下限倍数的乘积；比较低电平计数值与上述两个乘积的大小关系；若低电平计数值的大小介于两乘积之间，则产生同步指示信号；

分别计算低电平计数值与Bit“1”上、下限倍数的乘积；比较高电平计数值与上述两个乘积的大小关系；若高电平计数值的大小介于两乘积之间，则产生Bit“1”指示信号；

分别计算高电平计数值与Bit“0”上、下限倍数的乘积；比较低电平计数值与上述两个乘积的大小关系；若低电平计数值的大小介于两乘积之间，则产生Bit“0”指示信号。

工作在一线通模式下译码的具体步骤：

在输入延迟信号的上升沿处，寄存低电平计数值；在输入延迟信号的下降沿处，寄存高电平计数值；

计算高电平计数值与“同步头”下限倍数的乘积；

在输入延迟信号的下降沿处，比较寄存的低电平数值与上述乘积的大小；若寄存的低电平计数值大于改乘积，则产生同步指示信号，该信号在当前数据帧接收完毕后拉低；

比较寄存的低电平与高电平计数值的大小；若低电平寄存值大于高电平寄存值，则产生Bit“0”指示信号；若低电平寄存值小于高电平寄存值，则产生Bit“1”指示信号。

本实施例中串并转换模块，在输入信号的上升沿时刻，将有效比特数据存入移位寄存器，一线通模式下，接收长度由帧长度参数控制。

本实施例中射频命令判决模块在射频解码模式下根据CPU配置的命令参数，对串并转换后的数据进行合法性判决。

本例中数据输出及中断产生模块，用于在射频解码模式下，检测到同步头且接收命令合法时产生中断，并通过时序逻辑进程将命令输出；在一线通通信模式下，通过组合逻辑进程，将移位寄存器中的数值输出，得到一线通接收数据，使用组合逻辑进程在一线通数据接收完毕后，产生中断信号。

本实施例中APB接口模块存有模块工作模式参数及解码所需的配置参数和解码得到的命令或数据，由CPU通过APB总线进行读写，具体实现方法包含以下步骤：

APB接口模块根据AMBAAPB总线协议对APB总线进行处理，产生读写使能信号，并将地址及数据信号传送至译码模块；译码模块解析出各项配置数据，并且接收射频接收数据或一线通接收数，待CPU读取。

本实施例中解码装置输入数据为射频解调信号，所述射频解调信号由于传输和解调过程中的干扰，除有效信号外加入了干扰毛刺信号。为了滤除干扰毛刺信号，在射频硬件解码模式下，射频解调信号首先输入滤波模块。射频滤波模块链接计数模块，计数模块链接译码模块，译码模块链接串并转换模块，串并转换模块链接射频命令判决模块，射频命令判决模块链接数据输出及中断产生模块，APB接口模块与上述模块分别链接。一线通通讯模式下，一线通信号非常纯净，因此在此模式下，关断滤波模块以降低模块功耗。

APB接口模块存储的数据包括：工作模式，一线通数据帧长度，接收数据，高电平毛刺宽度，低电平毛刺宽度，识别0最高倍数，识别0最低倍数，识别1最高倍数，识别1最低倍数，同步最高倍数，同步最低倍数，报警器编码，报警器编码有效位。上述寄存器由CPU读写，通过AHB/APB总线链接，模块寄存器地址映射如表1所示：

表1、模块寄存器地址映射表

本实施例中APB接口模块需解析出CPU配置的工作模式选择信息，以及各模式下的配置参数信息，以及上传接收射频数据或者一线通接收数据。本实施例低功耗设计，解码装置主时钟使用低频时钟信号，与APB总线时钟为异步关系，所以CPU配置的各项参数均经过跨时钟域信号处理，由APB时钟域同步到本装置的低频时钟域；射频接收数据以及一线通接收数据均在本装置低频时钟域下产生，为防止亚稳态产生，进行了本地时钟到APB时钟域的跨时钟域信号处理。

本例中射频滤波模块配置为射频解码模式下，输入为射频解调信号，输出为滤除毛刺后的信号。通过内部时钟对输入信号的高电平进行计数，在输入信号上升沿开始计数，当计数大于所述高电平毛刺宽度时则输出为高电平，在输入信号下降沿后高电平仍保持所述高电平毛刺宽度后输出变为低电平。同样的，对滤除高电平毛刺后信号，通过内部时钟对信号的低电平进行计数，在信号下降沿开始计数，当计数大于所述低电平毛刺宽度时则输出为低电平，在信号上升沿后低电平仍保持所述低电平毛刺宽度后输出变为高电平。

本实施例中滤波模块配置在一线通通讯模式下，内部计数器全部清零，以降低模块功耗。

本例中在射频解码模式及一线通通讯模式下，计数模块采用完全相同的计数方法，根据模式选择信号，选择被计数信号。模块包括三个时序进程，三个进程为并行关系：

第一个进程完成在时钟驱动下对输入信号延迟两拍的操作；第二个进程完成低电平计数器累加计数及清零的操作，即在第一拍延迟信号的低电平下，低电平计数器累加计数，延迟信号高电平时，低电平计数器进行清零；第三个进程完成高电平计数器累加计数及清零操作，即在第二拍延迟信号的高电平下，高电平计数器累加计数，在第二拍延迟信号为低点平且第一拍延迟信号为高点平时，对高电平计数器进行清零。

本实施例中在射频解码模式及一线通通信模式下，译码模块具有相同的外部信号，不同点在于解码方式，具体解码方法如下：

工作在射频解码模式下的具体步骤：对CPU通过APB总线配置的Bit“0”低高电平比例上、下限阈值、Bit“1”高低电平比例上、下限阈值、同步头低高电平比例上、下限阈值等参数进行同步化处理；通过移位相加的组合逻辑分别计算高电平计数值与“同步头”上、下限倍数的乘积、低电平计数值与Bit“1”上、下限倍数的乘积、高电平计数值与Bit“0”上、下限倍数的乘积；通过组合逻辑比较低电平计数值、高电平计数值与上述乘积的大小关系，产生同步、Bit“0”、Bit“1”指示信号。

工作在一线通模式下的具体步骤：对CPU通过APB总线配置的同步头低高电平比例下限阈值参数及一线通数据帧长度参数进行同步化处理；使用时序逻辑进程完成在输入延迟信号的上升沿处，低电平计数值的寄存、在输入延迟信号的下降沿处，高电平计数值的寄存；通过移位相加的组合逻辑进程计算高电平计数值与“同步头”下限倍数的乘积；使用时序逻辑进程，在输入信号的下降沿处，比较寄存的低电平数值与上述乘积的大小关系；若寄存的低电平计数值大于改乘积，则产生同步指示信号，该信号在当前数据帧接收完毕后拉低；使用时序逻辑进程，在同步指示信号有效时，且输入信号上升沿处，产生接收比特数计数器，该计数器累加到一线通数据帧长度参数时清零；使用组合逻辑进程比较寄存的低电平与高电平计数值的大小；若低电平寄存值大于高电平寄存值，则产生Bit“0”指示信号；若低电平寄存值小于高电平寄存值，则产生Bit“1”指示信号。

本实施例中串并转换模块在射频解码模式下，使用时序逻辑，在输入信号的上升沿时刻，将有效比特数据存入移位寄存器；在一线通模式下，使用时序逻辑进程，在比特数计数器非零时，且输入信号的上升沿时刻，将有效的数据缓存进入移位寄存器。

射频命令判决模块使用组合逻辑进程对射频模式下接收的射频命令合法性仅性判决，比较接收到的射频命令与预存三组报警器码在有效位上是否完全相同，若有一组相同，则判定为合法；一线通模式下，无操作。

Claims (5)

1.一种支持一线通通讯及射频硬件解码的装置，其特征在于，包括：

射频滤波模块，用于在射频解码模式下根据所配置的高、低电平毛刺宽度阈值对输入信号进行滤波；

计数模块，用于在时钟信号驱动下对一线通模式下的输入信号和射频解码模式下经所述射频滤波模块滤波的输入信号的高电平和低电平持续周期进行计数，获取高、低电平计数值；

译码模块，用于根据所配置的译码参数及高低电平计数值进行译码，并对译码数据进行判决，得到同步头、比特0及比特1指示信号；

串并转换模块，用于将译码后的有效比特数据存入移位寄存器，一线通模式下，接收长度由帧长度参数控制；

射频命令判决模块，用于在用于射频解码模式下，根据所配置的命令参数，对串并转换后的射频数据进行合法性判决；

数据输出及中断产生模块，用于在射频解码模式下，检测到同步头且接收命令合法时产生中断，并通过时序逻辑进程将命令输出；在一线通通信模式下，通过组合逻辑进程，将移位寄存器中的数值输出，得到一线通接收数据，使用组合逻辑进程在一线通数据接收完毕后，产生中断信号；

APB接口模块，用于解析出CPU配置的工作模式选择信息，以及各模式下的配置参数信息，以及上传接收射频数据或者一线通接收数据。

2.根据权利要求1所述的支持一线通通讯及射频硬件解码的装置，其特征在于，所述射频滤波模块，用于：

通过内部时钟对输入信号的高电平进行计数，在输入信号上升沿开始计数，当计数大于高电平毛刺宽度时则输出为高电平，在输入信号下降沿后高电平仍保持高电平毛刺宽度后输出变为低电平；

对滤除高电平毛刺后的信号，通过内部时钟对信号的低电平进行计数，在信号下降沿开始计数，当计数大于低电平毛刺宽度时则输出为低电平，在信号上升沿后低电平仍保持所述低电平毛刺宽度后输出变为高电平。

3.根据权利要求1所述的支持一线通通讯及射频硬件解码的装置，其特征在于：所述计数模块包括三个时序进程，三个进程为并行关系；

第一个进程完成在时钟驱动下对输入信号延迟两拍的操作；

第二个进程完成低电平计数器累加计数及清零的操作，即在第一拍延迟信号的低电平下，低电平计数器累加计数，延迟信号高电平时，低电平计数器进行清零；

第三个进程完成高电平计数器累加计数及清零操作，即在第二拍延迟信号的高电平下，高电平计数器累加计数，在第二拍延迟信号为低点平且第一拍延迟信号为高点平时，对高电平计数器进行清零。

4.根据权利要求1所述的支持一线通通讯及射频硬件解码的装置，其特征在于，所述译码模块，用于：

A、在射频解码模式下

分别计算高电平计数值与“同步头”上、下限倍数的乘积；比较低电平计数值与上述两个乘积的大小关系；若低电平计数值的大小介于两乘积之间，则产生同步指示信号；

分别计算低电平计数值与Bit“1”上、下限倍数的乘积；比较高电平计数值与上述两个乘积的大小关系；若高电平计数值的大小介于两乘积之间，则产生Bit“1”指示信号；

分别计算高电平计数值与Bit“0”上、下限倍数的乘积；比较低电平计数值与上述两个乘积的大小关系；若低电平计数值的大小介于两乘积之间，则产生Bit“0”指示信号；

B、在一线通模式下

在输入延迟信号的上升沿处，寄存低电平计数值；在输入延迟信号的下降沿处，寄存高电平计数值；

计算高电平计数值与“同步头”下限倍数的乘积；

在输入延迟信号的下降沿处，比较寄存的低电平数值与上述乘积的大小；若寄存的低电平计数值大于该乘积，则产生同步指示信号，该信号在当前数据帧接收完毕后拉低；

比较寄存的低电平与高电平计数值的大小；若低电平寄存值大于高电平寄存值，则产生Bit“0”指示信号；若低电平寄存值小于高电平寄存值，则产生Bit“1”指示信号。

5.根据权利要求1所述的支持一线通通讯及射频硬件解码的装置，其特征在于：该装置主时钟使用低频时钟信号，与APB总线时钟为异步关系；

CPU配置的各项参数均经过跨时钟域信号处理，由APB时钟域同步到本装置的低频时钟域；

射频接收数据以及一线通接收数据均在本装置低频时钟域下产生，为防止亚稳态产生，进行了本地时钟到APB时钟域的跨时钟域信号处理。

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