CN112509932A - 一种***级封装方法和电子设备 - Google Patents

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Abstract

本发明公开了一种***级封装方法和电子设备，包括：提供一衬底基板；在所述衬底基板的一侧贴装多个第一无源器件及至少一个芯片，其中，所述第一无源器件包括背离所述衬底基板一侧的外接端子；形成覆盖第一无源器件及所述至少一个芯片的塑封层；在塑封层对应至少一个所述第一无源器件处形成镂空；在所述镂空处堆叠第二无源器件，所述第二无源器件通过所述外接端子与所述第一无源器件相连。本发明提供的技术方案，通过将第一无源器件和第二无源器件相堆叠实现封装，避免第一无源器件和第二无源器件在衬底基板上展开贴装而出现占用面积较大的问题，进而有效解决现有技术存在的***级封装结构占用面积较大的问题，优化了***级封装结构的尺寸。

Description

一种***级封装方法和电子设备
技术领域
本发明涉及封装技术领域，更为具体地说，涉及一种***级封装方法和电子设备。
背景技术
随着集成电路技术的不断发展，电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展。而集成电路封装不仅直接影响着集成电路、电子模块乃至整机的性能，而且还制约着整个电子***的小型化、低成本和可靠性。
基板类封装中例如SIP(System In a Package***级封装)具有灵活度高、集成度高、相对低成本、小面积、高频高速、生产周期短的特点，SIP封装技术不仅可以广泛用于工业应用和物联网领域，在手机以及智能手表、智能手环、智能眼镜等领域也有非常广阔的市场。运用SIP***微型化设计，能以多元件整合方式，简化***设计并满足设备微型化。在不改变外观条件下，又能增加产品的可携性和无线化以及即时性的优势。但是现有的SIP结构的占用面积较大。
发明内容
有鉴于此，本发明提供了一种***级封装方法和电子设备，有效解决现有技术存在的***级封装结构占用面积较大的问题，优化了***级封装结构的尺寸。
为实现上述目的，本发明提供的技术方案如下：
一种***级封装方法，包括：
提供一衬底基板；
在所述衬底基板的一侧贴装多个第一无源器件及至少一个芯片，其中，所述第一无源器件包括背离所述衬底基板一侧的外接端子；
形成覆盖所述第一无源器件及所述至少一个芯片的塑封层；
在所述塑封层对应至少一个所述第一无源器件处形成镂空；
在所述镂空处堆叠第二无源器件，所述第二无源器件通过所述外接端子与所述第一无源器件相连。
可选的，在形成覆盖所述第一无源器件及所述芯片的塑封层前，还包括：
在至少一个所述第一无源器件背离所述衬底基板一侧设置遮挡保护膜；
其中，通过揭除所述遮挡保护膜，以去除所述塑封层对应至少一个所述第一无源器件处的部分而形成所述镂空。
可选的，所述遮挡保护膜的材质包括ETFE、PET中至少之一者。
可选的，在所述塑封层对应至少一个所述第一无源器件处形成镂空，包括：
采用刻蚀工艺在所述塑封层对应至少一个所述第一无源器件处形成镂空。
可选的，在所述衬底基板的一侧贴装多个第一无源器件及至少一个芯片，包括：
在所述衬底基板一侧贴装多个第一无源器件，其中，所述第一无源器件包括背离所述衬底基板一侧的外接端子；
在所述衬底基板具有所述第一无源器件一侧贴装芯片；
通过焊线将所述芯片与所述衬底基板相连。
可选的，一个或多个所述芯片包括第一子芯片至第N子芯片，N为等于或大于2的整数；其中在所述衬底基板的一侧贴装芯片，包括：
在所述衬底基板的一侧依次堆叠贴装所述第一子芯片至第N子芯片；
通过焊线将所述第一子芯片至第N子芯片分别与所述衬底基板相连。
可选的，所述多个第一无源器件环绕所述至少一个芯片设置。
可选的，所述衬底基板为线路板。
相应的，本发明还提供了一种电子设备，所述电子设备包括根据上述的***级封装方法所制备的***级封装结构。
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供了一种***级封装方法和电子设备，包括：提供一衬底基板；在所述衬底基板的一侧贴装多个第一无源器件及至少一个芯片，其中，所述第一无源器件包括背离所述衬底基板一侧的外接端子；形成覆盖所述第一无源器件及所述至少一个芯片的塑封层；在所述塑封层对应至少一个所述第一无源器件处形成镂空；在所述镂空处堆叠第二无源器件，所述第二无源器件通过所述外接端子与所述第一无源器件相连。
由上述内容可知，本发明提供的技术方案，通过将第一无源器件和第二无源器件相堆叠实现封装，避免第一无源器件和第二无源器件在衬底基板上展开贴装而出现占用面积较大的问题，进而有效解决现有技术存在的***级封装结构占用面积较大的问题，优化了***级封装结构的尺寸。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例提供的一种***级封装方法的流程图；
图2-图6为图1中各步骤相应的结构示意图；
图7为本发明实施例提供的一种***级封装结构中间制程的结构示意图；
图8为本发明实施例提供的一种***级封装结构的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，基板类封装中例如SIP(System In a Package***级封装)具有灵活度高、集成度高、相对低成本、小面积、高频高速、生产周期短的特点，SIP封装技术不仅可以广泛用于工业应用和物联网领域，在手机以及智能手表、智能手环、智能眼镜等领域也有非常广阔的市场。运用SIP***微型化设计，能以多元件整合方式，简化***设计并满足设备微型化。在不改变外观条件下，又能增加产品的可携性和无线化以及即时性的优势。但是现有的SIP结构的占用面积较大。
基于此，本发明实施例提供了一种***级封装方法及结构和电子设备，有效解决现有技术存在的***级封装结构占用面积较大的问题，优化了***级封装结构的尺寸。
为实现上述目的，本发明实施例提供的技术方案如下，具体结合图1至图8对本发明实施例提供的技术方案进行详细的描述。
参考图1所示，为本发明实施例提供的一种***级封装方法的流程图，其中方法包括：
S1、提供一衬底基板。
S2、在所述衬底基板的一侧贴装多个第一无源器件及至少一个芯片，其中，所述第一无源器件包括背离所述衬底基板一侧的外接端子。
S3、形成覆盖所述第一无源器件及所述至少一个芯片的塑封层。
S4、在所述塑封层对应至少一个所述第一无源器件处形成镂空。
S5、在所述镂空处堆叠第二无源器件，所述第二无源器件通过所述外接端子与所述第一无源器件相连。
需要说明的是，本发明实施例在形成覆盖第一无源器件和芯片的塑封层后，需要在塑封层对应至少一个第一无源器件处形成镂空，即使得塑封层裸露该至少一个无源器件，而便于第二无源器件堆叠于第一无源器件之上，最终形成第一无源器件和第二无源器件在竖直方向上的堆叠连接结构。
可以理解的，本发明实施例提供的技术方案，通过将第一无源器件和第二无源器件相堆叠实现封装，避免第一无源器件和第二无源器件在衬底基板上水平方向上展开贴装而出现占用面积较大的问题，进而有效解决现有技术存在的***级封装结构占用面积较大的问题，优化了***级封装结构的尺寸。
下面结合图2-图6对本发明实施例提供的***级封装方法进行更为详细的描述，图2-图6为图1中各步骤相应的结构示意图。
如图2所示，对应步骤S1，提供一衬底基板100。
在本发明一实施例中，本发明所提供的衬底基板可以为线路板。其中衬底基板的一侧表面用于贴装元器件，且衬底基板的另一侧表面可以设置外接引脚等，对此本发明不做具体限制。
如图3所示，对应步骤S2，在所述衬底基板100的一侧贴装多个第一无源器件210及至少一个芯片220，其中，所述第一无源器件210包括背离所述衬底基板100一侧的外接端子211。
本发明所提供的第一无源器件可以为电阻、电容、电感等，对此需要根据实际应用进行具体设计选取，本发明不做具体限制。本发明实施例提供的第一无源器件与衬底基板贴装时，可以直接贴装于衬底基板该侧的焊盘引脚处，使得第一无源器件与衬底基板的线路实现电连接。
本发明实施例所提供的外接端子背离所述衬底基板一侧还设置有焊接金属层，其中外接端子可以为铜柱，其中铜柱背离衬底基板一侧还可以电镀有焊接金属层，以便于后续第二无源器件的堆叠焊接。其中焊接金属层可以为锡金属层。此外，本发明实施例所提供的外接端子可以为单个端子，还可以为多个端子的组合，对此需要根据第一无源器件的类型等进行具体设计，本发明不做具体限制。
在本发明一实施例中，本发明提供的芯片与衬底基板贴装时，可以将芯片通过粘接胶等方式贴装于衬底基板的该侧，而后通过焊线等打线方式实现芯片与衬底基板的线路的电连接，对此本发明同样不做具体限制。及，本发明实施例所提供的第一无源器件可以呈环绕芯片的方式设置，对此需要根据实际应用进行具体设计。
本发明实施例对提供的第一无源器件和芯片与衬底基板的贴装先后顺序不做具体限制，需要根据实际应用具体选取。可选的，在所述衬底基板的一侧贴装多个第一无源器件及至少一个芯片，包括：在所述衬底基板一侧贴装多个第一无源器件，其中，所述第一无源器件包括背离所述衬底基板一侧的外接端子。在所述衬底基板具有所述第一无源器件一侧贴装芯片。通过焊线将所述芯片与所述衬底基板相连。
在本发明一实施例中，本发明所提供的一个或多个所述芯片包括第一子芯片至第N子芯片，N为等于或大于2的整数；其中在所述衬底基板的一侧贴装芯片，包括：在所述衬底基板的一侧依次堆叠贴装所述第一子芯片至第N子芯片；通过焊线将所述第一子芯片至第N子芯片分别与所述衬底基板相连。其中，将多个子芯片堆叠设置能够缩小芯片所占用的面积，进一步的缩小***级封装结构所占用面积。结合图3所示，本发明实施例所提供的芯片220可以包括第一子芯片221和第二子芯片222，其中第一子芯片221和第二子芯片222堆叠设置，且第一子芯片221和第二子芯片222均通过焊线223与衬底基板100实现相连。
如图4所示，对应步骤S3，形成覆盖所述第一无源器件210及所述芯片220的塑封层300。
在本发明一实施例中，本发明所提供的所述塑封层包括二氧化硅、环氧树脂中至少之一者。进一步的，本发明所提供的塑封层还包括一些微量元素，达到提高塑封层的密封效果的目的，对此微量元素的类型本发明不做具体限制。
如图5所示，对应步骤S4，在所述塑封层300对应至少一个所述第一无源器件210处形成镂空。
本发明实施例需要去除塑封层对应至少一个第一无源器件的部分而形成镂空，该镂空即为用于堆叠第二无源器件的预留空间。可选的，本发明实施例提供的第一无源器件位于***级封装结构的边缘位置时，镂空还可以延伸至边缘外侧，以便于第二无源器件的堆叠。其中，本发明实施例提供的所述多个第一无源器件可以呈环绕所述至少一个芯片设置，对此本发明不做具体限制。
本发明实施例可以采用对塑封层刻蚀等方式形成镂空，即在所述塑封层对应至少一个所述第一无源器件处形成镂空，包括：采用刻蚀工艺在所述塑封层对应至少一个所述第一无源器件处形成镂空，本发明实施例对于刻蚀工艺不做具体限制，需要根据塑封层具体材质进行具体工艺的选取。或者，在形成覆盖所述第一无源器件及所述芯片的塑封层前，还包括：在至少一个所述第一无源器件背离所述衬底基板一侧设置遮挡保护膜；其中，通过揭除所述遮挡保护膜，以去除所述塑封层对应至少一个所述第一无源器件处的部分而形成所述镂空。结合图7所示，本发明实施例可以在形成塑封层300之前，通过遮挡保护膜310覆盖第一无源器件210背离衬底基板100一侧的表面，并且遮挡保护膜310预留揭除把手类结构，而后在形成塑封层300后，通过预留的揭除把手技能遮挡保护膜310揭除，同时将遮挡保护膜310上的塑封部分揭除，以形成镂空。
在本发明一实施例中，本发明所提供的所述遮挡保护膜的材质包括ETFE、PET中至少之一者。
如图6所示，对应步骤S5，在所述镂空处堆叠第二无源器件400，所述第二无源器件400通过所述外接端子211与所述第一无源器件210相连。
本发明所提供的第二无源器件可以为电阻、电容、电感等，对此需要根据实际应用进行具体设计选取，本发明不做具体限制。可见，通过将第一无源器件和第二无源器件相堆叠实现封装，避免第一无源器件和第二无源器件在衬底基板上展开贴装而出现占用面积较大的问题。
基于同样的发明构思，本发明实施例还提供了一种***级封装结构，***级封装结构采用上述任意一实施例所提供的方法制作而成，其中，***级封装结构包括：
衬底基板100。
位于衬底基板100一侧贴装有多个第一无源器件210及至少一个芯片220，其中，所述第一无源器件210包括背离所述衬底基板100一侧的外接端子211。
位于所述芯片220背离所述衬底基板100一侧的塑封层300，所述塑封层300覆盖所述至少一个芯片220，且所述塑封层300对应至少一个所述第一无源器件210处为镂空。
位于所述镂空处堆叠有第二无源器件400，所述第二无源器件400通过所述外接端子211与所述第一无源器件210相连。
在本发明一实施例中，本发明提供的所述衬底基板可以为线路板，线路板具体可以为印刷线路板等，对此本发明不做具体限制。
可以理解的，本发明所提供的塑封层覆盖衬底基板具有第一无源器件及芯片一侧所裸露的表面，且塑封层对应至少一个第一无源器件处还设置为镂空，以为后续堆叠第二无源器件预留空间。本发明实施例提供的技术方案，通过将第一无源器件和第二无源器件相堆叠实现封装，避免第一无源器件和第二无源器件在衬底基板上展开贴装而出现占用面积较大的问题，进而有效解决现有技术存在的***级封装结构占用面积较大的问题，优化了***级封装结构的尺寸。
本发明所提供的第一无源器件可以为电阻、电容、电感等，对此需要根据实际应用进行具体设计选取，本发明不做具体限制。本发明实施例提供的第一无源器件与衬底基板贴装时，可以直接贴装于衬底基板该侧的焊盘引脚处，使得第一无源器件与衬底基板的线路实现电连接。
以及，本发明所提供的第二无源器件可以为电阻、电容、电感等，对此需要根据实际应用进行具体设计选取，本发明不做具体限制。可见，通过将第一无源器件和第二无源器件相堆叠实现封装，避免第一无源器件和第二无源器件在衬底基板上展开贴装而出现占用面积较大的问题。
可选的，本发明所提供的所述外接端子背离所述衬底基板一侧还设置有焊接金属层，其中外接端子可以为铜柱，其中所述铜柱背离所述衬底基板一侧还可以电镀有焊接金属层，以便于后续第二无源器件的堆叠焊接。其中焊接金属层可以为锡金属层。此外，本发明实施例所提供的外接端子可以为单个端子，还可以为多个端子的组合，对此需要根据第一无源器件的类型等进行具体设计，本发明不做具体限制。
在本发明一实施例中，本发明提供的芯片与衬底基板贴装时，可以将芯片通过粘接胶等贴装于衬底基板的该侧，而后通过焊线等打线方式实现芯片与衬底基板的线路的电连接，对此本发明同样不做具体限制。及，本发明实施例所提供的第一无源器件可以呈环绕芯片的方式设置，对此需要根据实际应用进行具体设计。
本发明所提供的一个或多个芯片可以为单个子芯片结构；或者，本发明实施例提供的一个或多个芯片还可以包括多个子芯片，即本发明所提供的所述芯片包括第一子芯片至第N子芯片，N为等于或大于2的整数；其中，在衬底基板至芯片的方向上，所述第一子芯片至第N子芯片依次堆叠贴装于所述衬底基板一侧；通过焊线将所述第一子芯片至第N子芯片分别与所述衬底基板相连，其中将多个子芯片堆叠设置能够缩小芯片所占用的面积，进一步的缩小***级封装结构所占用面积。如图8所示，本发明实施例所提供的芯片220可以包括第一子芯片221和第二子芯片222，其中第一子芯片221和第二子芯片222堆叠设置，且第一子芯片221和第二子芯片222均通过焊线223与衬底基板100实现相连。
在本发明上述任意一实施例中，本发明所提供的所述塑封层包括二氧化硅、环氧树脂中至少之一者。进一步的，本发明所提供的塑封层还包括一些微量元素，达到提高塑封层的密封效果的目的，对此微量元素的类型本发明不做具体限制。
基于同样的发明构思，本发明实施例还提供了一种电子设备，所述电子设备包括根据上述任意一实施例所提供的***级封装方法所制备的***级封装结构。
本发明实施例提供了一种***级封装方法及结构和电子设备，包括：提供一衬底基板；在所述衬底基板的一侧贴装多个第一无源器件及至少一个芯片，其中，所述第一无源器件包括背离所述衬底基板一侧的外接端子；形成覆盖所述第一无源器件及所述至少一个芯片的塑封层；在所述塑封层对应至少一个所述第一无源器件处形成镂空；在所述镂空处堆叠第二无源器件，所述第二无源器件通过所述外接端子与所述第一无源器件相连。
由上述内容可知，本发明实施例提供的技术方案，通过将第一无源器件和第二无源器件相堆叠实现封装，避免第一无源器件和第二无源器件在衬底基板上展开贴装而出现占用面积较大的问题，进而有效解决现有技术存在的***级封装结构占用面积较大的问题，优化了***级封装结构的尺寸。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种***级封装方法，其特征在于，包括：
提供一衬底基板；
在所述衬底基板的一侧贴装多个第一无源器件及至少一个芯片，其中，所述第一无源器件包括背离所述衬底基板一侧的外接端子；
形成覆盖所述第一无源器件及所述至少一个芯片的塑封层；
在所述塑封层对应至少一个所述第一无源器件处形成镂空；
在所述镂空处堆叠第二无源器件，所述第二无源器件通过所述外接端子与所述第一无源器件相连。
2.根据权利要求1所述的***级封装方法，其特征在于，在形成覆盖所述第一无源器件及所述芯片的塑封层前，还包括：
在至少一个所述第一无源器件背离所述衬底基板一侧设置遮挡保护膜；
其中，通过揭除所述遮挡保护膜，以去除所述塑封层对应至少一个所述第一无源器件处的部分而形成所述镂空。
3.根据权利要求2所述的***级封装方法，其特征在于，所述遮挡保护膜的材质包括ETFE、PET中至少之一者。
4.根据权利要求1所述的***级封装方法，其特征在于，在所述塑封层对应至少一个所述第一无源器件处形成镂空，包括：
采用刻蚀工艺在所述塑封层对应至少一个所述第一无源器件处形成镂空。
5.根据权利要求1所述的***级封装方法，其特征在于，在所述衬底基板的一侧贴装多个第一无源器件及至少一个芯片，包括：
在所述衬底基板一侧贴装多个第一无源器件，其中，所述第一无源器件包括背离所述衬底基板一侧的外接端子；
在所述衬底基板具有所述第一无源器件一侧贴装芯片；
通过焊线将所述芯片与所述衬底基板相连。
6.根据权利要求1所述的***级封装方法，其特征在于，一个或多个所述芯片包括第一子芯片至第N子芯片，N为等于或大于2的整数；其中在所述衬底基板的一侧贴装芯片，包括：
在所述衬底基板的一侧依次堆叠贴装所述第一子芯片至第N子芯片；
通过焊线将所述第一子芯片至第N子芯片分别与所述衬底基板相连。
7.根据权利要求1所述的***级封装方法，其特征在于，所述多个第一无源器件环绕所述至少一个芯片设置。
8.根据权利要求1所述的***级封装方法，其特征在于，所述衬底基板为线路板。
9.一种电子设备，其特征在于，所述电子设备包括根据权利要求1-8任意一项所述的***级封装方法所制备的***级封装结构。
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