CN112490129A - 半导体封装及其制造方法 - Google Patents

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Abstract

一种半导体封装及其制造方法。所述半导体封装包括第一至三半导体晶粒、第一至三重布线层、导通孔与包封体。第一重布线层位于第一半导体晶粒的主动表面上。第二半导体晶粒以覆晶方式设置于第一重布线层上。第二半导体晶粒通过位于其中的第一硅导孔与第一重布线层电性连接。导通孔位于第一重布线层上且位于第二半导体晶粒周围。包封体包覆第二半导体晶粒与导通孔。第二重布线层位于包封体上。第三半导体晶粒以覆晶方式设置于第二重布线层上。第三半导体晶粒通过位于其中的第二硅导孔与第二重布线层电性连接。第三重布线层位于第三半导体晶粒上。第二半导体晶粒的面积小于第一半导体晶粒的面积，且第三半导体晶粒的面积大于第二半导体晶粒的面积。

Description

半导体封装及其制造方法
技术领域
本发明涉及一种半导体结构及其制造方法，尤其涉及一种半导体封装及其制造方法。
背景技术
在半导体封装技术领域中，半导体封装一直朝向缩小尺寸以及多功能方面发展。在一般的半导体封装中，为了满足多功能需求，通常会包括多个半导体晶粒(die)，且这些晶粒可分别具有不同功能以及具有不同的面积。举例来说，这些晶粒可包括具有相对大面积的逻辑晶粒(logic die)以及相对小面积的存储器晶粒(memory die)与控制器晶粒(controller die)等。此外，这些晶粒皆设置于中介层(interposer)上，且通过中介层而与印刷线路板(printed circuit board，PCB)电性连接。如此一来，中介层需要较大的尺寸，因而导致半导体封装无法有效地微型化。此外，由于半导体封装中设置有中介层，因此也造成了电信号传递速度的延迟。
发明内容
本发明提供一种半导体封装，其包括彼此堆叠的具有不同尺寸的半导体晶粒，且不具有中介层。
本发明提供一种半导体封装的制造方法，其用以制造上述的半导体封装。
本发明的半导体封装包括第一半导体晶粒、第一重布线层(redistributionlayer，RDL layer)、第二半导体晶粒、多个导通孔(conductive via)、包封体(encapsulant)、第二重布线层、第三半导体晶粒以及第三重布线层。所述第一半导体晶粒具有彼此相对的主动表面与背面。所述第一重布线层设置于所述第一半导体晶粒的所述主动表面上，且与所述第一半导体晶粒电性连接。所述第二半导体晶粒具有彼此相对的主动表面与背面，以所述主动表面朝向所述第一重布线层的方式设置于所述第一重布线层上，其中多个第一硅导孔(through-silicon via，TSV)设置于所述第二半导体晶粒中，且所述第二半导体晶粒通过所述多个第一硅导孔而与所述第一重布线层电性连接。所述多个导通孔设置于所述第一重布线层上，位于所述第二半导体晶粒周围，且与所述第一重布线层电性连接。所述包封体设置于所述第一重布线层上，且包覆所述第二半导体晶粒以及所述多个导通孔。所述第二重布线层设置于所述包封体上，且与所述多个导通孔以及所述第二半导体晶粒中的所述多个第一硅导孔电性连接。所述第三半导体晶粒具有彼此相对的主动表面与背面，以所述主动表面朝向所述第二重布线层的方式设置于所述第二重布线层上，其中多个第二硅导孔设置于所述第三半导体晶粒中，且所述第三半导体晶粒通过所述多个第二硅导孔而与所述第二重布线层电性连接。所述第三重布线层设置于所述第三半导体晶粒上，且与所述第三半导体晶粒中的所述多个第二硅导孔电性连接。以从所述第三半导体晶粒至所述第一半导体晶粒的俯视角度来看，所述第二半导体晶粒的面积小于所述第一半导体晶粒的面积，且所述第三半导体晶粒的面积大于所述第二半导体晶粒的面积。
本发明的半导体封装的制造方法包括以下骤：提供第一半导体晶粒，其中所述第一半导体晶粒具有彼此相对的主动表面与背面；在所述第一半导体晶粒的所述主动表面上形成第一重布线层，其中所述第一重布线层与所述第一半导体晶粒电性连接；在所述第一重布线层上堆叠第二半导体晶粒，其中所述第二半导体晶粒具有彼此相对的主动表面与背面，且所述第二半导体晶粒以所述主动表面朝向所述第一重布线层，且其中多个第一硅导孔形成于所述第二半导体晶粒中，且所述第二半导体晶粒通过所述多个第一硅导孔而与所述第一重布线层电性连接；在所述第一重布线层上形成多个导通孔，其中所述多个导通孔位于所述第二半导体晶粒周围，且与所述第一重布线层电性连接；在所述第一重布线层上形成包封体，其中所述包封体包覆所述第二半导体晶粒以及所述多个导通孔；在所述包封体上形成第二重布线层，其中所述第二重布线层与所述多个导通孔以及所述第二半导体晶粒中的所述多个第一硅导孔电性连接；于所述第二重布线层上堆叠第三半导体晶粒，其中所述第三半导体晶粒具有彼此相对的主动表面与背面，且所述第三半导体晶粒以所述主动表面朝向所述第二重布线层，且其中多个第二硅导孔形成于所述第三半导体晶粒中，且所述第三半导体晶粒通过所述多个第二硅导孔而与所述第二重布线层电性连接；以及于所述第三半导体晶粒上形成第三重布线层，其中所述第三重布线层与所述第三半导体晶粒中的所述多个第二硅导孔电性连接。以从所述第三半导体晶粒至所述第一半导体晶粒的俯视角度来看，所述第二半导体晶粒的面积小于所述第一半导体晶粒的面积，且所述第三半导体晶粒的面积大于所述第二半导体晶粒的面积。
基于上述，在本发明的半导体封装中，通过硅导孔来将各元件彼此电性连接且省略了中介层的设置，因此能够有效地提高电子信号的传递速度。此外，在本发明的半导体封装中，具有较大尺寸的半导体晶粒以及具有较小尺寸的半导体晶粒交替地堆叠，因此可避免因应力不均而引发的翘曲(warpage)。另外，由于省略了中介层的设置且将这些半导体晶粒交替地堆叠，因此可有大幅地缩小半导体封装的尺寸。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1F为依照本发明实施例的半导体封装的制造流程剖面示意图；
图2为依照本发明另一实施例的半导体封装的剖面示意图。
具体实施方式
下文列举实施例并配合所附附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为了方便理解，在下述说明中相同的元件将以相同的符号标示来说明。
关于文中所提到“包含”、“包括”、“具有”等的用语均为开放性的用语，也就是指“包含但不限于”。此外，文中所提到“上”、“下”等的方向性用语，仅是用以参考附图的方向，并非用以限制本发明。当以“第一”、“第二”等的用语来说明元件时，仅用于将这些元件彼此区分，并不限制这些元件的顺序或重要性。因此，在一些情况下，第一元件亦可称作第二元件，第二元件亦可称作第一元件，且此不偏离权利要求的范畴。
在以下实施例中，所提及的数量与形状仅用以具体地说明本发明以便于了解其内容，而非用以限定本发明。
图1A至图1F为依照本发明实施例的半导体封装的制造流程剖面示意图。首先，请参照图1A，提供具有彼此相对的主动表面100a与背面100b的第一半导体晶粒100。第一半导体晶粒100为具有较大尺寸的半导体晶粒，例如逻辑晶粒。在本实施例中，“尺寸”表示从半导体晶粒的主动表面上方俯视角度来看的半导体晶粒的面积。第一半导体晶粒100的主动表面100a上形成有各种半导体元件(为了使附图清晰，未示出)，且这些半导体元件例如为晶体管(transistor)、内连线(interconnection)、接垫(pad)等。在本实施例中，具有较大尺寸的半导体晶粒100可作为半导体封装制程中的支撑基板。
然后，在第一半导体晶粒100的主动表面100a上形成第一重布线层102。第一重布线层102与第一半导体晶粒100电性连接。第一重布线层102可包括介电层102a以及设置于介电层102a中的第一线路层102b。第一重布线层102可通过第一线路层102b而与第一半导体晶粒100的接垫连接。在图1A中，第一重布线层102的第一线路层102b的层数仅为示例用，并非用以限定本发明。第一重布线层102的制造方法为本领域技术人员所熟知，于此不再赘述。
接着，请参照图1B，在第一重布线层102上堆叠具有彼此相对的主动表面104a与背面104b的第二半导体晶粒104。第二半导体晶粒104为具有较小尺寸的半导体晶粒，例如存储器晶粒或控制器晶粒。第二半导体晶粒104的主动表面104a上形成有各种半导体元件(为了使附图清晰，未示出)，且这些半导体元件例如为晶体管、内连线、接垫等。第一硅导孔104c形成于第二半导体晶粒104中，且贯穿第二半导体晶粒104。在本实施例中，第二半导体晶粒104以主动表面104a朝向第一重布线层102的方式(即以覆晶(flip die)的方式)设置于第一重布线层102上，且与第一重布线层102电性连接。在本实施例中，第二半导体晶粒104通过第一硅导孔104c以及位于外部的凸块(bump)106而与第一重布线层102的第一线路层102b连接，但本发明不限于此。在其他实施例中，第二半导体晶粒104可通过其他外部的连接构件而与第一重布线层102的第一线路层102b连接。此外，在本实施例中，可选择性地于第二半导体晶粒104与第一重布线层102之间形成底胶(underfill)108，以保护第二半导体晶粒104与第一重布线层102之间的凸块106。
然后，请参照图1C，在第一重布线层102上形成多个导通孔110。导通孔110位于第二半导体晶粒104周围，且与第一重布线层102电性连接。导通孔110例如为铜导电柱(conductive column)，其形成方法为本领域技术人员所熟知，于此不再赘述。在本实施例中，导通孔110围绕第二半导体晶粒104，且各自与第一重布线层102的第一线路层102b连接。导通孔110的顶表面可与第二半导体晶粒104的背面104b共平面，或者导通孔110的顶表面可高于第二半导体晶粒104的背面104b，本发明不对此作限定。接着，于第一重布线层102上形成包封体112。包封体112包覆第二半导体晶粒104以及导通孔110。
在本实施例中，进行模制制程(molding process)来形成包封体112，使得包封体112包覆第二半导体晶粒104的侧壁以及导通孔110的侧壁，并暴露出第二半导体晶粒104的背面104b以及导通孔110的顶表面，但本发明不限于此。在其他实施例中，进行模制制程来形成包封体112，使得包封体112包覆整个第二半导体晶粒104以及整个导通孔110。之后，进行研磨制程(grinding process)，移除部分包封体112(若导通孔110的顶表面高于第二半导体晶粒104的背面104b，则同时移除部分)，直到暴露出第二半导体晶粒104的背面104b以及导通孔110的顶表面。如此一来，第二半导体晶粒104的背面104b、导通孔110的顶表面以及包封体112的顶表面为共平面的，使得其他元件可稳固地设置于其上。
接着，请参照图1D，在包封体112上形成第二重布线层114。第二重布线层114与导通孔110以及第二半导体晶粒104中的第一硅导孔104c电性连接。第二重布线层114可包括介电层114a以及设置于介电层114a中的第二线路层114b。第二重布线层114可通过第二线路层114b而与导通孔110以及第二半导体晶粒104中的第一硅导孔104c连接。在图1D中，第二重布线层114的第二线路层114b的层数仅为示例用，并非用以限定本发明。第二重布线层114的制造方法为本领域技术人员所熟知，于此不再赘述。在本实施例中，由于第二半导体晶粒104的背面104b、导通孔110的顶表面以及包封体112的顶表面为共平面的，因此第二重布线层114可稳固地设置于其上。
然后，请参照图1E，在第二重布线层114上堆叠具有彼此相对的主动表面116a与背面116b的第三半导体晶粒116。第三半导体晶粒116为具有较大尺寸的半导体晶粒，例如逻辑晶粒。第三半导体晶粒116可与第一半导体晶粒100相同或不同，本发明不对此作限定。此外，在本实施例中，第三半导体晶粒116可与第一半导体晶粒100具有相同的尺寸，但本发明不限于此。在其他实施例中，第三半导体晶粒116可与第一半导体晶粒100不具有相同的尺寸，只要第三半导体晶粒116的尺寸大于第二半导体晶粒104的尺寸即可。
第三半导体晶粒116的主动表面116a上形成有各种半导体元件(为了使附图清晰，未示出)，且这些半导体元件例如为晶体管、内连线、接垫等。第二硅导孔116c形成于第三半导体晶粒116中，且贯穿第三半导体晶粒116。在本实施例中，第三半导体晶粒116以主动表面116a朝向第二重布线层114的方式(即以覆晶的方式)设置于第二重布线层114上，且与第二重布线层114电性连接。在本实施例中，第三半导体晶粒116通过第二硅导孔116而与第二重布线层114的第二线路层114b连接。
之后，请参照图1F，于第三半导体晶粒116上形成第三重布线层118，以形成本实施例的半导体封装10。第三重布线层118与第三半导体晶粒116中的第二硅导孔116c电性连接。第三重布线层118可包括介电层118a以及设置于介电层118a中的第三线路层118b。第三重布线层118可通过第三线路层118b而与第三半导体晶粒116中的第二硅导孔116c连接。在图1F中，第三重布线层118的第三线路层118b的层数仅为示例用，并非用以限定本发明。第三重布线层118的制造方法为本领域技术人员所熟知，于此不再赘述。
在本实施例的半导体封装10中，两个具有较大尺寸的半导体晶粒(第一半导体晶粒100、第三半导体晶粒116)与具有较小尺寸的半导体晶粒(第二半导体晶粒104)交替地堆叠，但本发明不限于此。在其他实施例中，在形成半导体封装10之后，可视实际需求，再继续进行图1B至图1F所述的步骤一次或多次，使更多个具有较大尺寸的半导体晶粒以及具有较小尺寸的半导体晶粒交替地堆叠于第一半导体晶粒100上。
在形成本实施例的半导体封装10之后，还可于第三重布线层118上形成与第三重布线层118电性连接的多个焊球(solder ball)120。
图2为依照本发明另一实施例的半导体封装的剖面示意图。请参照图2，于第三重布线层118上形成焊球120。焊球120与第三重布线层118的第三线路层118b连接。藉此，半导体封装10可通过焊球120而与外部构件(例如印刷线路板)电性连接。
以下将以半导体封装10为例对本发明的半导体封装进行说明。半导体封装10包括第一半导体晶粒100、第一重布线层102、第二半导体晶粒104、多个导通孔110、包封体112、第二重布线层114、第三半导体晶粒116以及第三重布线层118。第一重布线层102设置于第一半导体晶粒100的主动表面100a上，且与第一半导体晶粒100电性连接。第二半导体晶粒104以主动表面104a朝向第一重布线层102的方式设置于第一重布线层102上，且第二半导体晶104粒通过第一硅导孔104c而与第一重布线层102电性连接。导通孔110设置于第一重布线层102上，位于第二半导体晶粒104周围，且与第一重布线层102电性连接。包封体112设置于第一重布线层102上，且包覆第二半导体晶粒104以及导通孔110。第二重布线层114设置于包封体112上，且与导通孔110以及第二半导体晶粒104中的第一硅导孔104c电性连接。第三半导体晶粒116以主动表面116a朝向第二重布线层114的方式设置于第二重布线层114上，且第三半导体晶粒116通过第二硅导孔116c而与第二重布线层114电性连接。第三重布线层118设置于第三半导体晶粒116上，且与第三半导体晶粒116中的第二硅导孔116c电性连接。
此外，在半导体封装10中，第一半导体晶粒100与第三半导体晶粒116具有较大的尺寸，而第二半导体晶粒104具有较小的尺寸。详细地说，以从第三半导体晶粒116至第一半导体晶粒100的俯视角度来看，第二半导体晶粒104的面积小于第一半导体晶粒100的面积，且第三半导体晶粒116的面积大于第二半导体晶粒104的面积。
在本发明的半导体封装中，通过硅导孔来将各元件彼此电性连接且省略了中介层的设置，因此能够有效地提高电子信号的传递速度。此外，在本发明的半导体封装中，具有较大尺寸的半导体晶粒以及具有较小尺寸的半导体晶粒交替地堆叠，因此可避免因应力不均而引发的翘曲。另外，由于省略了中介层的设置且将这些半导体晶粒交替地堆叠，因此可有大幅地缩小半导体封装的尺寸，以符合微型化的需求。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (10)

1.一种半导体封装，包括：
第一半导体晶粒，具有彼此相对的主动表面与背面；
第一重布线层，设置于所述第一半导体晶粒的所述主动表面上，且与所述第一半导体晶粒电性连接；
第二半导体晶粒，具有彼此相对的主动表面与背面，以所述主动表面朝向所述第一重布线层的方式设置于所述第一重布线层上，其中多个第一硅导孔设置于所述第二半导体晶粒中，且所述第二半导体晶粒通过所述多个第一硅导孔而与所述第一重布线层电性连接；
多个导通孔，设置于所述第一重布线层上，位于所述第二半导体晶粒周围，且与所述第一重布线层电性连接；
包封体，设置于所述第一重布线层上，且包覆所述第二半导体晶粒以及所述多个导通孔；
第二重布线层，设置于所述包封体上，且与所述多个导通孔以及所述第二半导体晶粒中的所述多个第一硅导孔电性连接；
第三半导体晶粒，具有彼此相对的主动表面与背面，以所述主动表面朝向所述第二重布线层的方式设置于所述第二重布线层上，其中多个第二硅导孔设置于所述第三半导体晶粒中，且所述第三半导体晶粒通过所述多个第二硅导孔而与所述第二重布线层电性连接；以及
第三重布线层，设置于所述第三半导体晶粒上，且与所述第三半导体晶粒中的所述多个第二硅导孔电性连接，
其中以从所述第三半导体晶粒至所述第一半导体晶粒的俯视角度来看，所述第二半导体晶粒的面积小于所述第一半导体晶粒的面积，且所述第三半导体晶粒的面积大于所述第二半导体晶粒的面积。
2.根据权利要求1所述的半导体封装，其中所述第一半导体晶粒与所述第三半导体晶粒包括逻辑晶粒。
3.根据权利要求1所述的半导体封装，其中所述第二半导体晶粒包括存储器晶粒或控制器晶粒。
4.根据权利要求1所述的半导体封装，其中所述包封体暴露出所述第二半导体晶粒中的所述多个第一硅导孔的顶面、所述第二半导体晶粒的所述背面与所述多个导通孔的顶面。
5.根据权利要求1所述的半导体封装，还包括多个焊球，设置于所述第三重布线层上，且与所述第三重布线层电性连接。
6.一种半导体封装的制造方法，包括：
提供第一半导体晶粒，其中所述第一半导体晶粒具有彼此相对的主动表面与背面；
在所述第一半导体晶粒的所述主动表面上形成第一重布线层，其中所述第一重布线层与所述第一半导体晶粒电性连接；
在所述第一重布线层上堆叠第二半导体晶粒，其中所述第二半导体晶粒具有彼此相对的主动表面与背面，且所述第二半导体晶粒以所述主动表面朝向所述第一重布线层，且其中多个第一硅导孔形成于所述第二半导体晶粒中，且所述第二半导体晶粒通过所述多个第一硅导孔而与所述第一重布线层电性连接；
在所述第一重布线层上形成多个导通孔，其中所述多个导通孔位于所述第二半导体晶粒周围，且与所述第一重布线层电性连接；
在所述第一重布线层上形成包封体，其中所述包封体包覆所述第二半导体晶粒以及所述多个导通孔；
在所述包封体上形成第二重布线层，其中所述第二重布线层与所述多个导通孔以及所述第二半导体晶粒中的所述多个第一硅导孔电性连接；
在所述第二重布线层上堆叠第三半导体晶粒，其中所述第三半导体晶粒具有彼此相对的主动表面与背面，且所述第三半导体晶粒以所述主动表面朝向所述第二重布线层，且其中多个第二硅导孔形成于所述第三半导体晶粒中，且所述第三半导体晶粒通过所述多个第二硅导孔而与所述第二重布线层电性连接；以及
在所述第三半导体晶粒上形成第三重布线层，其中所述第三重布线层与所述第三半导体晶粒中的所述多个第二硅导孔电性连接，
其中以从所述第三半导体晶粒至所述第二半导体晶粒的俯视角度来看，所述第二半导体晶粒的面积小于所述第一半导体晶粒的面积，且所述第三半导体晶粒的面积大于所述第二半导体晶粒的面积。
7.根据权利要求6所述的半导体封装的制造方法，其中所述第一半导体晶粒与所述第三半导体晶粒包括逻辑晶粒。
8.根据权利要求6所述的半导体封装的制造方法，其中所述第二半导体晶粒包括存储器晶粒或控制器晶粒。
9.根据权利要求6所述的半导体封装的制造方法，其中所述包封体暴露出所述第二半导体晶粒中的所述多个第一硅导孔的顶面、所述第二半导体晶粒的所述背面与所述多个导通孔的顶面。
10.根据权利要求6所述的半导体封装的制造方法，其中在形成所述第三重布线层之后，还包括于所述第三重布线层上形成多个焊球，其中所述多个焊球与所述第三重布线层电性连接。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158537A (ja) * 2002-11-05 2004-06-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US7550857B1 (en) * 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
CN104081516A (zh) * 2011-12-29 2014-10-01 Nepes株式会社 堆叠型半导体封装及其制造方法
US20140295618A1 (en) * 2013-03-29 2014-10-02 Stats Chippac, Ltd. Methods of Manufacturing Flip Chip Semiconductor Packages Using Double-Sided Thermal Compression Bonding
US20150303174A1 (en) * 2014-04-17 2015-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-Out Stacked System in Package (SIP) and the Methods of Making the Same
US20170098629A1 (en) * 2015-10-05 2017-04-06 Mediatek Inc. Stacked fan-out package structure
TW201715666A (zh) * 2015-07-28 2017-05-01 鈺橋半導體股份有限公司 介電材凹穴內設有半導體元件之面朝面半導體組體
WO2017078709A1 (en) * 2015-11-04 2017-05-11 Intel Corporation Three-dimensional small form factor system in package architecture
CN107768351A (zh) * 2016-08-18 2018-03-06 台湾积体电路制造股份有限公司 具有热机电芯片的半导体封装件及其形成方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158537A (ja) * 2002-11-05 2004-06-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US7550857B1 (en) * 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
CN104081516A (zh) * 2011-12-29 2014-10-01 Nepes株式会社 堆叠型半导体封装及其制造方法
US20140295618A1 (en) * 2013-03-29 2014-10-02 Stats Chippac, Ltd. Methods of Manufacturing Flip Chip Semiconductor Packages Using Double-Sided Thermal Compression Bonding
US20150303174A1 (en) * 2014-04-17 2015-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-Out Stacked System in Package (SIP) and the Methods of Making the Same
TW201715666A (zh) * 2015-07-28 2017-05-01 鈺橋半導體股份有限公司 介電材凹穴內設有半導體元件之面朝面半導體組體
US20170098629A1 (en) * 2015-10-05 2017-04-06 Mediatek Inc. Stacked fan-out package structure
WO2017078709A1 (en) * 2015-11-04 2017-05-11 Intel Corporation Three-dimensional small form factor system in package architecture
CN107768351A (zh) * 2016-08-18 2018-03-06 台湾积体电路制造股份有限公司 具有热机电芯片的半导体封装件及其形成方法

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