CN112466926A - 肖特基二极管及其制备方法 - Google Patents

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Abstract

一种肖特基二极管及其制备方法，肖特基二极管包括：衬底层；位于所述衬底层上的漂移层；位于所述漂移层中若干分立的第一掺杂层，所述第一掺杂层的导电类型与所述漂移层的导电类型相反；位于相邻第一掺杂层之间的漂移层中的第一沟槽，且第一沟槽与第一掺杂层分立；肖特基接触电极，位于所述第一沟槽中、漂移层的顶部表面以及第一掺杂层的顶部表面。所述肖特基二极管有效的提高了反向击穿电压且降低了正向导通电阻。

Description

肖特基二极管及其制备方法
技术领域
本发明涉及半导体领域，具体涉及一种肖特基二极管及其制备方法。
背景技术
功率二极管是最常用的电子元器件之一，是电力电子线路最基本的组成单元，它的单向导电性可用于电路的整流、箝位、续流。***电路中二极管主要起防反作用，防止电流反灌造成器件损坏。传统的功率二极管主要包括肖特基功率二极管和PN结功率二极管。与PN结功率二极管相比，肖特基功率二极管利用金属与半导体接触(金半接触)形成金属半导体结，使得其正向开启电压较小。而且肖特基功率二极管是单极多数载流子导电机制，它的反向恢复时间在理想情况下为零，没有过剩少数载流子的积累。但是，对于肖特基功率二极管而言，在获取高的反向击穿电压和低的正向导通电阻之间存在着合理折衷的考虑，这在一定程度上限制了肖特基功率二极管在高压领域的应用。
因此，急需提出一种肖特基功率二极管，同时具有高的反向击穿电压和低的正向导通电阻。
发明内容
本发明要解决的技术问题在于克服现有技术中无法同时兼顾高的反向击穿电压和低的正向导通电阻的问题。
为了解决上述技术问题，本发明提供一种肖特基二极管，包括：衬底层；位于所述衬底层上的漂移层；位于所述漂移层中若干分立的第一掺杂层，所述第一掺杂层的导电类型与所述漂移层的导电类型相反；位于相邻第一掺杂层之间的漂移层中的第一沟槽，且第一沟槽与第一掺杂层分立；肖特基接触电极，位于所述第一沟槽中、漂移层的顶部表面以及第一掺杂层的顶部表面。
可选的，还包括：位于所述第一掺杂层中的第二沟槽，第二沟槽的横向尺寸小于所述第一掺杂层的横向尺寸，第二沟槽的深度小于第一掺杂层的深度；所述肖特基接触电极还延伸至所述第二沟槽中。
可选的，还包括：第二掺杂层，所述第二掺杂层位于所述第一沟槽与第一掺杂层之间的漂移层中的顶部区域、以及所述第一沟槽侧壁的漂移层中，所述第二掺杂层的导电类型与所述第一掺杂层的导电类型相反；所述肖特基接触电极还覆盖所述第二掺杂层的顶部表面。
可选的，所述第二掺杂层中具有第二掺杂离子，所述第二掺杂离子包括硅离子或磷离子；所述第二掺杂离子在第二掺杂层中的浓度为1x1018atom/cm3～3x1018atom/cm3；所述第二掺杂层的厚度为10纳米～30纳米。
可选的，还包括：位于所述第一沟槽底部的漂移层中的第三掺杂层，所述第三掺杂层的底面高于所述漂移层的底面，所述第三掺杂层的导电类型与所述第一掺杂层的导电类型相同。
可选的，所述第三掺杂层中具有第三掺杂离子，所述第三掺杂离子包括镁离子或硼离子；所述第三掺杂离子在所述第三掺杂层中的浓度为1x1018atom/cm3～5x1018atom/cm3；所述第三掺杂层在垂直于衬底层表面方向上的厚度尺寸为200纳米～500纳米。
可选的，还包括：位于所述第一沟槽中底部区域的隔离层；所述肖特基接触电极覆盖所述隔离层。
本发明还提供一种肖特基二极管的方法，包括：提供衬底层；在所述衬底层上形成漂移层；在所述漂移层中形成若干分立的第一掺杂层，所述第一掺杂层的导电类型与所述漂移层的导电类型相反；在相邻第一掺杂层之间的漂移层中形成第一沟槽，且第一沟槽与第一掺杂层分立；在所述第一沟槽中、漂移层的顶部表面、以及第一掺杂层的顶部表面形成肖特基接触电极。
可选的，还包括：在形成所述肖特基接触电极之前，在第一沟槽与第一掺杂层之间的漂移层中的顶部区域、以及所述第一沟槽侧壁的漂移层中形成第二掺杂层，所述第二掺杂层的导电类型与所述第一掺杂层的导电类型相反；在所述第一掺杂层中形成第二沟槽，第二沟槽的横向尺寸小于所述第一掺杂层的横向尺寸，第二沟槽的深度小于第一掺杂层的深度；形成所述肖特基接触电极之后，所述肖特基接触电极还延伸至所述第二沟槽中且覆盖所述第二掺杂层。
可选的，还包括：在形成所述肖特基接触电极之前，在所述第一沟槽底部的漂移层中形成第三掺杂层，所述第三掺杂层的底面高于所述漂移层的底面，所述第三掺杂层的导电类型与所述第一掺杂层的导电类型相同，和/或，在所述第一沟槽中的底部区域形成隔离层。
本发明技术方案，具有如下优点：
本发明技术方案提供的肖特基二极管，第一掺杂层位于所述漂移层中，所述第一掺杂层的导电类型与所述漂移层的导电类型相反，第一掺杂层与第一沟槽相互分立，第一掺杂层的侧壁和底部均与漂移层接触。在肖特基二极管反向偏压下，第一掺杂层与第一掺杂层底部的漂移层之间形成空间电荷区，第一掺杂层与第一掺杂层侧部的漂移层之间形成空间电荷区，使得第一掺杂层与相邻的漂移层之间能形成面积较大的空间电荷区，有效的提高了肖特基二极管的耐压性。肖特基接触电极位于所述第一沟槽中、漂移层的顶部表面以及第一掺杂层的顶部表面。由于肖特基接触电极还延伸至第一沟槽中，因此肖特基接触电极与漂移层的接触面积增大，从而有效的降低正向导通电阻。
进一步，所述肖特基二极管还包括：位于所述第一掺杂层中的第二沟槽，第二沟槽的横向尺寸小于所述第一掺杂层的横向尺寸，第二沟槽的深度小于第一掺杂层的深度。由于所述肖特基接触电极还延伸至所述第二沟槽中，因此进一步增大了肖特基接触电极的肖特基接触面积，从而有效的降低正向导通电阻。
进一步，所述肖特基二极管还包括：位于所述第一沟槽底部的漂移层中的第三掺杂层，所述第三掺杂层的底面高于所述漂移层的底面，所述第三掺杂层的导电类型与所述第一掺杂层的导电类型相同。在肖特基二极管反向偏压下，所述第三掺杂层与第三掺杂层底部的漂移层之间形成空间电荷区，有利于提高反向击穿电压。当第一沟槽底部的拐角处存在尖端电场时，第三掺杂层与第三掺杂层底部的漂移层之间形成空间电荷区能够提高肖特基二极管的耐压能力，避免尖端电场导致肖特基二极管击穿。
进一步，所述肖特基二极管还包括：位于所述第一沟槽中底部区域的隔离层；所述肖特基接触电极覆盖所述隔离层。所述隔离层能够提高肖特基二极管的耐压能力，当第一沟槽底部的拐角处存在尖端电场时，隔离层的隔离性能提高肖特基二极管的耐压能力，避免尖端电场导致肖特基二极管击穿。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图7为本发明一实施例提供的肖特基二极管制备过程中的结构示意图；
图8至图12为本发明另一实施例提供的肖特基二极管制备过程中的结构示意图；
图13为在正向偏压测试下得到的正向导通特性曲线；
图14为在反向偏压测试下得到的反向击穿电压特性曲线。
具体实施方式
正如背景技术所述，现有技术中肖特基二极管无法同时兼顾高的反向击穿电压和低的正向导通电阻。
在此基础上，本发明实施例提供一种肖特基二极管，包括：衬底层；位于所述衬底层上的漂移层；位于所述漂移层中若干分立的第一掺杂层，所述第一掺杂层的导电类型与所述漂移层的导电类型相反；位于相邻第一掺杂层之间的漂移层中的第一沟槽，且第一沟槽与第一掺杂层分立；肖特基接触电极，位于所述第一沟槽中、漂移层的顶部表面以及第一掺杂层的顶部表面。所述肖特基二极管能够有效的提高了反向击穿电压且降低了正向导通电阻。
下面结合附图详细对肖特基二极管的制备过程进行说明。
图1至图7为本发明一实施例提供的肖特基二极管制备过程中的结构示意图。
参考图1，提供衬底层100。
本实施例中，以所述肖特基二极管为氮化镓基肖特基二极管为示例进行说明，相应的，所述衬底层100为掺杂有导电离子的氮化镓，例如，所述衬底层100为掺杂有锗离子的N型氮化镓。
氮化镓是近几年来新兴的宽禁带功率半导体材料，相比于传统的硅材料、砷化镓功率半导体材料，氮化镓具有许多优异的特性，包括耐压高、导通电阻小、寄生参数小等。氮化镓多应用于开关电源领域中，具有损耗小、工作频率高、可靠性高等优点，可以大大提升开关电源的效率、功率密度和可靠性等性能。
本实施例的肖特基二极管制利用锗掺的GaN衬底，与传统功率器件相比，可以实现更低能耗损失、更高的反向击穿电压性能。
需要说明的是，在其他实施例中，所述衬底层还可以选择其他材料，不做限制。
在一个具体的实施例中，衬底层100的厚度为350微米～400微米，如390微米。
继续参考图1，在所述衬底层100上形成漂移层110。
本实施例中，所述衬底层100的导电类型为N型，相应的，所述漂移层110的导电类型为N型。
本实施例中，所述漂移层110为掺杂有导电离子的N型氮化镓，例如，漂移层110为掺杂有硅离子的N型氮化镓。所述漂移层110中的导电离子的浓度为5x1015atom/cm3～5x1016atom/cm3，优选的，所述漂移层110中的导电离子的浓度为8x1015atom/cm3。在一个具体的实施例中，漂移层110为掺杂的导电离子为硅离子或者磷离子。
形成所述漂移层110的工艺为外延生长工艺，例如金属有机物化学气相沉积(MOCVD)工艺。所述漂移层110的厚度为10微米～20微米，例如为10微米、12微米、15微米、18微米、或20微米。所述漂移层110的厚度优选为15微米。
参考图2，在所述漂移层110中形成若干分立的第一掺杂层120，所述第一掺杂层120的导电类型与所述漂移层110的导电类型相反。
本实施例中，所述漂移层110的导电类型为N型，相应的，所述第一掺杂层120的导电类型为P型。
本实施例中，第一掺杂层120位于所述漂移层110中，这样使得第一掺杂层120的侧壁和底部均与漂移层110接触，在肖特基二极管反向偏压下，第一掺杂层120与第一掺杂层120底部的漂移层110之间形成空间电荷区，第一掺杂层120与第一掺杂层120侧部的漂移层110之间形成空间电荷区。使得第一掺杂层120与相邻的漂移层110之间能形成面积较大的空间电荷区，提高肖特基二极管的耐压性。
本实施例中，所述第一掺杂层120的材料为具有第一掺杂离子的P型AlGaN，第一掺杂离子包括Mg离子或硼离子。在具有第一掺杂离子的的P型AlGaN中，Al的组分在0.1至0.3之间，第一掺杂层120中第一掺杂离子的掺杂浓度为1x1018atom/cm3～5x1018atom/cm3，优选的，第一掺杂层120中第一掺杂离子的掺杂浓度为1×1018atom/cm3。
本实施例中，所述第一掺杂层120的材料为掺杂Mg离子的P型AlGaN，而AlGaN的禁带宽度比GaN大，第一掺杂层120能够视为后续肖特基接触电极的终端结构，在一定程度上也能起到提高反向击穿电压的作用。
第一掺杂层120中Al的组分范围的好处在于：使得第一掺杂层120具合适的禁带宽度。
第一掺杂层120中第一掺杂离子的掺杂浓度的范围的好处在于：若第一掺杂层120中的第一掺杂离子的浓度过高，会使得肖特基二极管在正向导通漏电增大；若第一掺杂层120的第一掺杂离子的浓度过低，会使得第一掺杂层120的P型导电性能变差，不利于正向导通电阻的降低。因此本实施例中，选择第一掺杂层120中第一掺杂离子的掺杂浓度的范围为1x1018atom/cm3～5x1018atom/cm3。
形成所述第一掺杂层120的方法包括：在所述漂移层110上形成图形化的第一阻挡层；以所述第一阻挡层为掩膜刻蚀所述漂移层110，在所述漂移层110中形成若干分立的凹槽(未图示)；形成所述凹槽之后，去除所述第一阻挡层；去除所述第一阻挡层之后，在所述凹槽中形成第一掺杂层120。
所述第一阻挡层的材料包括：氮化硅。
以所述第一阻挡层为掩膜刻蚀所述漂移层110的工艺包括各向异性干法刻蚀工艺，如等离子体干法刻蚀工艺或者反应离子刻蚀工艺。采用各向异性干法刻蚀工艺刻蚀所述漂移层110以形成所述凹槽，使得凹槽的侧壁形貌的垂直度较好，进而使得第一掺杂层120的侧壁的垂直度较好。
所述凹槽的深度为8微米至14微米，如8微米、10微米、12微米或14微米，优选的为10微米。
所述凹槽的深度决定了第一掺杂层120在垂直于衬底层100表面方向上的尺寸，相应的，第一掺杂层120在垂直于衬底层100表面方向上的尺寸为8微米至14微米。
需要说明的是，若第一掺杂层120在垂直于衬底层100表面方向上的尺寸大于14微米，会导致第一掺杂层120的底面至漂移层110的底面的距离过小，限制了第一掺杂层120与第一掺杂层120底部的漂移层110之间形成较厚的空间电荷区；若第一掺杂层120在垂直于衬底层100表面方向上的尺寸小于8微米，会导致第一掺杂层120在垂直与衬底层100表面方向上的尺寸过小，第一掺杂层120与第一掺杂层120侧部的漂移层100相对的面积过小，限制了第一掺杂层120与第一掺杂层120侧部的漂移层100之间形成的空间电荷区的面积。而第一掺杂层120在垂直于衬底层100表面方向上的尺寸为8微米至14微米，有利于第一掺杂层120与第一掺杂层120底部的漂移层110之间形成较厚的空间电荷区，且有利于第一掺杂层120与第一掺杂层120侧部的漂移层100之间形成较大的空间电荷区的面积，优化了第一掺杂层120与漂移层100之间形成的空间电荷区的总面积，从而有效的提高了反向击穿电压。
在所述凹槽中形成第一掺杂层120的步骤包括：采用沉积工艺在所述凹槽中、以及漂移层110上形成第一掺杂材料膜，如金属有机物化学气相沉积(MOCVD)工艺；平坦化所述第一掺杂材料膜直至暴露出所述漂移层110的顶面，形成所述第一掺杂层120。平坦化所述第一掺杂材料膜的工艺例如为化学机械研磨工艺。
参考图3，在相邻第一掺杂层120之间的漂移层110中形成第一沟槽130，且第一沟槽130与第一掺杂层120分立。
本实施例中，所述第一沟槽130的深度小于所述凹槽的深度。
所述第一沟槽130的深度为4微米至8微米，如4微米、6微米或者8微米，优选的，所述第一沟槽130的深度为6微米。
形成所述第一沟槽130的方法包括：在所述漂移层110和第一掺杂层120上形成图形化的第二阻挡层，第二阻挡层覆盖第一掺杂层120且暴露出相邻第一掺杂层120之间的部分漂移层110；以所述第二阻挡层为掩膜刻蚀所述漂移层110，在所述漂移层110中形成若干分立的第一沟槽130；形成所述第一沟槽130之后，去除所述第二阻挡层。
相邻的第一掺杂层120之间具有一个第一沟槽130。
所述第二阻挡层的材料包括：氮化硅。
以所述第二阻挡层为掩膜刻蚀所述漂移层110的工艺包括各向异性干法刻蚀工艺，如等离子体干法刻蚀工艺或者反应离子刻蚀工艺。采用各向异性干法刻蚀工艺刻蚀所述漂移层110以形成所述第一沟槽130，使得第一沟槽130的侧壁形貌的垂直度较好。
由于第一沟槽130的侧壁形貌的垂直度较好，且第一掺杂层120的侧壁的垂直度较好，因此第一沟槽130和第一掺杂层120之间的距离趋于一致，对于器件的可靠性和稳定性较好。
参考图4，在所述第一沟槽130底部的漂移层110中形成第三掺杂层140，所述第三掺杂层140的底面高于所述漂移层110的底面。
所述第三掺杂层140的导电类型与第一掺杂层120的导电类型相同，所所述第三掺杂层140的导电类型与后续第二掺杂层的导电类型相反。
本实施例中，形成所述第三掺杂层140的工艺为离子注入工艺。
所述第三掺杂层中具有第三掺杂离子，所述第三掺杂离子在第三掺杂层140中的浓度为1x1018atom/cm3～5x1018atom/cm3，优选的，为1x1018atom/cm3。
在一个具体的实施例中，所述第三掺杂层140为掺杂有第三掺杂离子的P型氮化镓。所述第三掺杂离子包括镁离子或硼离子。
所述第三掺杂层140在垂直于衬底层100表面方向上的厚度尺寸为200纳米～500纳米，如200纳米、300纳米、400纳米或者500纳米。优选的，所述第三掺杂层140在垂直于衬底层100表面方向上的厚度尺寸为400纳米。在一个实施例中，第三掺杂层140的底面与第一掺杂层120的底面齐平，在其他实施例中，第三掺杂层140的底面与第一掺杂层120的底面不齐平。
在肖特基二极管反向偏压下，所述第三掺杂层140与第三掺杂层140底部的漂移层110之间形成空间电荷区，有利于提高反向击穿电压。且对于第一沟槽130底部的拐角处，所述第三掺杂层140有利于降低第一沟槽130底部的拐角处的尖端电场。
需要说明的是，第三掺杂层140的厚度过大，会限制第三掺杂层140与第三掺杂层140底部的漂移层110之间的空间电荷区的厚度；若第三掺杂层140的厚度过大，会导致第三掺杂层140对于提高反向击穿电压的程度减弱，对于降低第一沟槽130底部的拐角处的尖端电场的程度减弱。
需要说明的是，在其他实施例中，不形成第三掺杂层。
参考图5，在第一沟槽130与第一掺杂层120之间的漂移层110中的顶部区域、以及所述第一沟槽130侧壁的漂移层110中形成第二掺杂层150，所述第二掺杂层150的导电类型与所述第一掺杂层120的导电类型相反。
本实施例中，形成第二掺杂层150的工艺为离子注入工艺，离子注入工艺的注入角度与第一沟槽130的侧壁具有一定的倾斜角度。
在一个实施例中，第二掺杂层150中具有第二掺杂离子，所述第二掺杂层150为掺杂有第二掺杂离子的N型GaN。第二掺杂离子包括硅离子或者磷离子。
所述第二掺杂离子在第二掺杂层150中的浓度为1x1018atom/cm3～3x1018atom/cm3，优选的为1x1018atom/cm3。
所述第二掺杂层150的厚度为10纳米～30纳米，优选的为20纳米。具体的，位于第一沟槽130与第一掺杂层120之间的漂移层110中的顶部区域的第二掺杂层150的厚度指的是在垂直于衬底层100表面方向上的尺寸；第一沟槽130侧壁的第二掺杂层150的厚度指的是垂直于第一沟槽130侧壁方向上的尺寸。
第二掺杂层150的厚度选择10纳米～30纳米的好处：正向导通时，厚度范围内，可降低肖特基接触阳极的肖特基势垒高度，使自由电子更容易跃迁，降低正向导通压降；同时，第二掺杂层150在一定程度上提供合适浓度的自由电子，使得正向导通时，导通的电流密度更大；反向击穿时，若第二掺杂层150的厚度过大，会在第二掺杂层150处累积大量的电子，从而影响器件的电场分布，导致第二掺杂层150处电场聚集效应，器件在此处发生过早击穿。另，若第二掺杂层150的厚度过大，一定程度上其泄露电流也会变大。由于是离子注入形成的第二掺杂层150，厚度范围不宜过大，因为离子注入会带来损伤，在器件内会造成缺陷，影响器件的性能。再者，若第二掺杂层150的厚度过大，要获得分布较均匀的第二掺杂层150，离子注入的难度也会提升。
参考图6，在所述第一掺杂层120中形成第二沟槽160，第二沟槽160的横向尺寸小于所述第一掺杂层120的横向尺寸，第二沟槽160的深度小于第一掺杂层120的深度。
第二沟槽160的深度为4微米至8微米，如4微米、6微米或者8微米，优选的，所述第二沟槽160的深度为6微米。
若第二沟槽160的深度过大，会限制第一掺杂层120与第一掺杂层120底部的漂移区形成的空间电荷区的厚度；若第二沟槽160的深度过小，第二沟槽160的侧壁与后续的肖特基接触电极170的接触面积过小，第二沟槽160本身对于提高肖特基二极管的反向击穿电压的程度较小，其次会降低第一掺杂层120与第一掺杂层120侧部的漂移区形成的空间电荷区的纵向尺寸。
所述第二沟槽160的横向尺寸为50纳米至100纳米。
若第二沟槽160的横向尺寸过大，会限制第一掺杂层120与第一掺杂层120侧部的漂移区形成的空间电荷区的横向尺寸；若第二沟槽160的横向尺寸过小，第二沟槽160的底壁与后续的肖特基接触电极170的接触面积过小，第二沟槽160本身对于提高肖特基二极管的反向击穿电压的程度较小，其次会降低第一掺杂层120与第一掺杂层120底部的漂移区形成的空间电荷区的横向尺寸。
参考图7，在衬底层100背向所述漂移层110的一侧表面形成欧姆接触阴极层180；在所述第一沟槽130中、第二掺杂层150的顶部表面、以及第一掺杂层的顶部表面形成肖特基接触电极170。
本实施例中，形成第二掺杂层150之后，形成欧姆接触阴极层180和肖特基接触电极170，具体的，形成第二沟槽160之后，形成欧姆接触阴极层180和肖特基接触电极170。
本实施例中，在形成欧姆接触阴极层180之后，形成肖特基接触电极170。在其他实施例中，形成肖特基接触电极170之后，形成欧姆接触阴极层180。
形成所述肖特基接触电极170之后，所述肖特基接触电极170还延伸至所述第二沟槽160中。
本实施例中，由于形成了第二掺杂层150，因此所述肖特基接触电极170还覆盖所述第二掺杂层150的顶部表面。
所述欧姆接触阴极层180包括依次层叠设置的第一阴极层、第二阴极层、第三阴极层和第四阴极层，第一阴极层与所述衬底层100接触。所述第一阴极层的材料为Ti，第二阴极层的材料为Al，第三阴极层的材料为Ni，第四阴极层的材料为Au。第一阴极层的厚度为22纳米～27纳米，如25纳米；第二阴极层的厚度为120纳米～130纳米，如125纳米；第三阴极层的厚度为22纳米～27纳米，如25纳米；第四阴极层的厚度为120纳米～130纳米，如125纳米。
所述肖特基接触电极170包括第一阳极层和第二阳极层，第二阳极层位于第一阳极层背离漂移层110的一侧，第一阳极层的材料为Ni，第二阳极层的材料为Au，第一阳极层的厚度为22纳米～27纳米，如25纳米，第二阳极层的厚度为120纳米～130纳米，如125纳米。
利用热蒸发工艺、磁控溅射工艺或电子束蒸发工艺，形成欧姆接触阴极层180，之后对欧姆接触阴极层180进行退火工艺，例如在620摄氏度～670摄氏度，如650摄氏度，以及氮气的环境下进行退火。
采用热蒸发工艺、磁控溅射工艺或电子束蒸发工艺，形成肖特基接触电极170，之后，对肖特基接触电极170进行退火工艺，例如在750摄氏度～850摄氏度，如800摄氏度，以及氮气的环境下进行退火。
相应的，本实施例还提供一种肖特基二极管，请参考图7，包括：衬底层100；位于所述衬底层100上的漂移层110；位于所述漂移层110中若干分立的第一掺杂层120，所述第一掺杂层120的导电类型与所述漂移层110的导电类型相反；位于相邻第一掺杂层120之间的漂移层110中的第一沟槽130，且第一沟槽130与第一掺杂层120分立；肖特基接触电极170，位于所述第一沟槽130中、漂移层110的顶部表面以及第一掺杂层120的顶部表面。
所述衬底层100、漂移层110、第一掺杂层120、第一沟槽130的描述参照前述实施例，不再详述。
本实施例中，所述肖特基二极管还包括：第二掺杂层150，位于第一沟槽130与第一掺杂层120之间的漂移层110中的顶部区域、以及所述第一沟槽130侧壁的漂移层110中；所述第二掺杂层150的导电类型与所述第一掺杂层120的导电类型相反；位于所述第一掺杂层120中的第二沟槽160，第二沟槽160的横向尺寸小于所述第一掺杂层120的横向尺寸，第二沟槽160的深度小于第一掺杂层120的深度；位于所述第一沟槽130底部的漂移层110中的第三掺杂层140，所述第三掺杂层140的底面高于所述漂移层110的底面，所述第三掺杂层140的导电类型与所述第一掺杂层120的导电类型相同；位于衬底层100背向所述漂移层110的一侧表面的欧姆接触阴极层180。
所述第二掺杂层150中具有第二掺杂离子，所述第二掺杂离子在第二掺杂层中的浓度为1x1018atom/cm3～3x1018atom/cm3。所述第二掺杂离子包括硅离子或磷离子。
所述第二掺杂层150的厚度为10纳米～30纳米。
所述第三掺杂层中具有第三掺杂离子，所述第三掺杂离子在所述第三掺杂层140中的浓度为1x1018atom/cm3～5x1018atom/cm3，所述第三掺杂层140在垂直于衬底层100表面方向上的厚度尺寸为200纳米～500纳米。
第二掺杂层150、第三掺杂层140、第二沟槽160、欧姆接触阴极层180的描述可以参照前述实施例，不再详述。
所述肖特基接触电极170还延伸至所述第二沟槽160中、且覆盖所述第二掺杂层150的顶部表面。
需要说明的是，在其他实施例中，可以不形成第二掺杂层、第二沟槽和第三掺杂层。
图8至图12为本发明另一实施例提供的肖特基二极管制备过程中的结构示意图。
参考图8，图8为在图2基础上的示意图，在相邻第一掺杂层120之间的漂移层110中形成第一沟槽230，且第一沟槽230与第一掺杂层120分立。
所述第一沟槽230的深度为8微米至14微米，如8微米、10微米、12微米或14微米，优选的为10微米。
本实施例中，第一沟槽230与凹槽的深度一致。在其他实施例中，第一沟槽230与凹槽的深度不一致。
参考图9，在所述第一沟槽230中的底部区域形成隔离层240。
所述隔离层240的材料为氧化硅。
所述隔离层240的厚度为200纳米至500纳米，如400纳米。
所述隔离层240能够提高肖特基二极管的耐压能力，当第一沟槽130底部的拐角处存在尖端电场时，隔离层240的隔离性能提高肖特基二极管的耐压能力，避免尖端电场导致肖特基二极管击穿。
所述隔离层240的厚度选择200纳米至500纳米的意义在于：若述隔离层240的厚度小于200纳米，会导致隔离层240的隔离效果变差；若隔离层240的厚度大于500纳米，导致后续肖特基接触电极与第一沟槽230的侧壁的接触面积降低，若隔离层240的厚度小于200纳米，导致隔离层240的隔离性能较差。而隔离层240的厚度选择此范围，能够在二者之间取得平衡。
参考图10，在第一沟槽230与第一掺杂层120之间的漂移层110中的顶部区域、以及所述第一沟槽230侧壁的漂移层110中形成第二掺杂层250，所述第二掺杂层250的导电类型与所述第一掺杂层120的导电类型相反。
第二掺杂层250参照第二掺杂层150，不再详述。
参考图11，在所述第一掺杂层120中形成第二沟槽260，第二沟槽260的横向尺寸小于所述第一掺杂层120的横向尺寸，第二沟槽260的深度小于第一掺杂层120的深度。
第二沟槽260参照第二沟槽160，不再详述。
参考图12，在衬底层100背向所述漂移层110的一侧表面形成欧姆接触阴极层280；在所述第一沟槽230中、第二掺杂层250的顶部、以及第一掺杂层120的顶部形成肖特基接触电极270。
所述欧姆接触阴极层280参照前述的欧姆接触阴极层180，肖特基接触电极270参照前述的肖特基接触电极170，不再详述。
相应的，本实施例还提供一种肖特基二极管，请参考图12，包括：衬底层100；位于所述衬底层100上的漂移层110；位于所述漂移层110中若干分立的第一掺杂层120，所述第一掺杂层120的导电类型与所述漂移层110的导电类型相反；位于相邻第一掺杂层120之间的漂移层110中的第一沟槽230，且第一沟槽230与第一掺杂层120分立；肖特基接触电极270，位于所述第一沟槽230中、漂移层110的顶部表面以及第一掺杂层120的顶部表面；位于所述第一沟槽230中底部的隔离层240，所述肖特基接触电极270覆盖所述隔离层240。
所述隔离层240的材料为氧化硅。
所述隔离层240的厚度为200纳米至500纳米，如400纳米。
所述隔离层240能够提高肖特基二极管的耐压能力，当第一沟槽130底部的拐角处存在尖端电场时，隔离层240的隔离性能提高肖特基二极管的耐压能力，避免尖端电场导致肖特基二极管击穿。
所述隔离层240的厚度选择200纳米至500纳米的意义在于：若述隔离层240的厚度小于200纳米，会导致隔离层240的隔离效果变差；若隔离层240的厚度大于500纳米，导致后续肖特基接触电极与第一沟槽230的侧壁的接触面积降低，若隔离层240的厚度小于200纳米，导致隔离层240的隔离性能较差。而隔离层240的厚度选择此范围，能够在二者之间取得平衡。
所述肖特基二极管还包括：位于所述第一掺杂层120中的第二沟槽260，第二沟槽260的横向尺寸小于所述第一掺杂层120的横向尺寸，第二沟槽260的深度小于第一掺杂层120的深度；所述肖特基接触电极还延伸至所述第二沟槽260中。
所述肖特基二极管还包括：第二掺杂层250，位于第一沟槽230与第一掺杂层120之间的漂移层110中的顶部区域、以及所述第一沟槽230侧壁的漂移层110中；所述第二掺杂层250的导电类型与所述第一掺杂层120的导电类型相反；位于所述第一沟槽230底部的漂移层110中的第三掺杂层240，所述第三掺杂层240的底面高于所述漂移层110的底面，所述第三掺杂层240的导电类型与所述第一掺杂层120的导电类型相同；位于衬底层100背向所述漂移层110的一侧表面的欧姆接触阴极层280。
第二掺杂层250、第三掺杂层240、第二沟槽260、欧姆接触阴极层280的描述可以参照前述实施例，不再详述。
所述肖特基接触电极270还延伸至所述第二沟槽260中、且覆盖所述第二掺杂层250的顶部表面。
需要说明的是，本发明另一实施例还提供一种肖特基二极管，本实施例的肖特基二极管与前述的肖特基二极管的区别在于：位于第一沟槽中底部的隔离层，肖特基接触电极覆盖隔离层，位于第一沟槽底部的漂移层中形成第三掺杂层，第三掺杂层的底面高于漂移层的底面。进一步的，第一沟槽的深度小于容纳第一掺杂层的凹槽的深度。
关于本实施例中肖特基二极管与前述实施例相同的内容，不再详述。
本实施例还提供一种肖特基二极管的制备方法，本实施例的肖特基二极管的制备方法与前述实施例的制备方法的区别在于：不仅在第一沟槽底部的漂移层中形成第三掺杂层，还在第一沟槽中底部区域形成隔离层，形成肖特基接触电极之后，肖特基接触电极覆盖隔离层，第三掺杂层的底面高于漂移层的底面。进一步的，第一沟槽的深度小于容纳第一掺杂层的凹槽的深度。
关于本实施例中肖特基二极管的制备方法与前述实施例相同的内容，不再详述。
本发明通过半导体模拟仿真软件进行仿真测试，得到结果，具有一定的参考意义。本发明的肖特基二极管为一种氮化镓基超级结结势垒肖特基二极管(GaN＿SJ＿JBS)，对比例为常规的氮化镓基肖特基二极管(GaN＿SBD)，常规的氮化镓基肖特基二极管包括：重掺杂N+型氮化镓衬底；位于重掺杂N+型氮化镓衬底表面的轻掺杂N－型氮化镓；以及肖特基接触电极和欧姆接触阴极层。
如下图13所示，在正向偏压测试下，所得到的正向导通特性曲线，包括包括本文提出的氮化镓基超级结结势垒肖特基二极管(GaN＿SJ＿JBS)和常规的氮化镓基肖特基二极管(GaN＿SBD)的正向导通特性。由图可知，氮化镓基超级结结势垒肖特基二极管(GaN＿SJ＿JBS)在氮化镓基肖特基二极管(GaN＿SBD)的基础上，明显地提高器件的电流能力，降低正向导通压降，改善了器件的正向导通性能。图13的横轴为肖特基接触电极施加的正向电压，纵轴为导通电流。
如图14所示，在反向偏压测试下，所得到的反向击穿电压特性曲线，包括本申请提出的氮化镓基超级结结势垒肖特基二极管(GaN＿SJ＿JBS)和常规的氮化镓基肖特基二极管(GaN＿SBD)的反向击穿电压特性。由图可知，氮化镓基超级结结势垒肖特基二极管(GaN＿SJ＿JBS)在氮化镓基肖特基二极管(GaN＿SBD)的基础上，明显地改善了器件的反向击穿性能。综上，说明了本申请的超级结结势垒肖特基二极管的设计存在一定合理性。图14的横轴为肖特基接触电极施加的反向电压，纵轴为肖特基二极管中的电流。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (10)

1.一种肖特基二极管，其特征在于，包括：
衬底层；
位于所述衬底层上的漂移层；
位于所述漂移层中若干分立的第一掺杂层，所述第一掺杂层的导电类型与所述漂移层的导电类型相反；
位于相邻第一掺杂层之间的漂移层中的第一沟槽，且第一沟槽与第一掺杂层分立；
肖特基接触电极，位于所述第一沟槽中、漂移层的顶部表面以及第一掺杂层的顶部表面。
2.根据权利要求1所述肖特基二极管，其特征在于，还包括：位于所述第一掺杂层中的第二沟槽，第二沟槽的横向尺寸小于所述第一掺杂层的横向尺寸，第二沟槽的深度小于第一掺杂层的深度；所述肖特基接触电极还延伸至所述第二沟槽中。
3.根据权利要求1所述肖特基二极管，其特征在于，还包括：第二掺杂层，所述第二掺杂层位于所述第一沟槽与第一掺杂层之间的漂移层中的顶部区域、以及所述第一沟槽侧壁的漂移层中，所述第二掺杂层的导电类型与所述第一掺杂层的导电类型相反；所述肖特基接触电极还覆盖所述第二掺杂层的顶部表面。
4.根据权利要求3所述肖特基二极管，其特征在于，所述第二掺杂层中具有第二掺杂离子，所述第二掺杂离子包括硅离子或磷离子；
所述第二掺杂离子在第二掺杂层中的浓度为1x1018atom/cm3～3x1018atom/cm3；
所述第二掺杂层的厚度为10纳米～30纳米。
5.根据权利要求1所述肖特基二极管，其特征在于，还包括：位于所述第一沟槽底部的漂移层中的第三掺杂层，所述第三掺杂层的底面高于所述漂移层的底面，所述第三掺杂层的导电类型与所述第一掺杂层的导电类型相同。
6.根据权利要求5所述肖特基二极管，其特征在于，所述第三掺杂层中具有第三掺杂离子，所述第三掺杂离子包括镁离子或硼离子；
所述第三掺杂离子在所述第三掺杂层中的浓度为1x1018atom/cm3～5x1018atom/cm3；
所述第三掺杂层在垂直于衬底层表面方向上的厚度尺寸为200纳米～500纳米。
7.根据权利要求1或5所述肖特基二极管，其特征在于，还包括：位于所述第一沟槽中底部区域的隔离层；所述肖特基接触电极覆盖所述隔离层。
8.一种制备如权利要求1至7任意一项所述的肖特基二极管的方法，其特征在于，包括：
提供衬底层；
在所述衬底层上形成漂移层；
在所述漂移层中形成若干分立的第一掺杂层，所述第一掺杂层的导电类型与所述漂移层的导电类型相反；
在相邻第一掺杂层之间的漂移层中形成第一沟槽，且第一沟槽与第一掺杂层分立；
在所述第一沟槽中、漂移层的顶部表面、以及第一掺杂层的顶部表面形成肖特基接触电极。
9.根据权利要求8所述肖特基二极管的制备方法，其特征在于，还包括：在形成所述肖特基接触电极之前，在第一沟槽与第一掺杂层之间的漂移层中的顶部区域、以及所述第一沟槽侧壁的漂移层中形成第二掺杂层，所述第二掺杂层的导电类型与所述第一掺杂层的导电类型相反；
在所述第一掺杂层中形成第二沟槽，第二沟槽的横向尺寸小于所述第一掺杂层的横向尺寸，第二沟槽的深度小于第一掺杂层的深度；
形成所述肖特基接触电极之后，所述肖特基接触电极还延伸至所述第二沟槽中且覆盖所述第二掺杂层。
10.根据权利要求8所述肖特基二极管，其特征在于，还包括：在形成所述肖特基接触电极之前，在所述第一沟槽底部的漂移层中形成第三掺杂层，所述第三掺杂层的底面高于所述漂移层的底面，所述第三掺杂层的导电类型与所述第一掺杂层的导电类型相同，和/或，在所述第一沟槽中的底部区域形成隔离层。
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