CN112447497A - 氧化层形成方法、半导体器件的制作方法及半导体器件 - Google Patents

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Abstract

本申请涉及半导体技术领域,具体而言,涉及一种氧化层形成方法、半导体器件的制作方法及半导体器件。该氧化层形成方法可包括:提供半导体衬底;基于第一加热温度和第一压力对所述半导体衬底进行第一次热氧化处理,以在所述半导体衬底上形成第一子氧化层;基于第二加热温度和第二压力对所述半导体衬底进行第二次热氧化处理,以在所述第一子氧化层上形成第二子氧化层;其中,所述第二加热温度小于所述第一加热温度,所述第一压力小于或大于所述第二压力。该方案能够提高氧化层的质量和均匀性,以提高半导体器件的性能。

Description

氧化层形成方法、半导体器件的制作方法及半导体器件
技术领域
本申请涉及半导体技术领域,具体而言,涉及一种氧化层形成方法、半导体器件的制作方法及半导体器件。
背景技术
近来,由于超大规模集成电路的密度不断增加,DRAM(Dynamic Random AccessMemory,动态随机存取存储器)等半导体器件的尺寸将会越来越小,随之而来的是栅氧化层厚度不断的降低,为了保持半导体器件的功能,对栅氧化层的要求越来越高,其中,栅氧化层的质量和均匀性是影响半导体器件性能主要因素。
需要说明的是,在上述背景技术部分公开的信息仅用于加强对本申请的背景的理解,因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本申请的目的在于提供一种氧化层形成方法、半导体器件的制作方法及半导体器件,能够提高氧化层的质量和均匀性,以提高半导体器件的性能。
本申请第一方面提供了一种氧化层形成方法,其包括:
提供半导体衬底;
基于第一加热温度和第一压力对所述半导体衬底进行第一次热氧化处理,以在所述半导体衬底上形成第一子氧化层;
基于第二加热温度和第二压力对所述半导体衬底进行第二次热氧化处理,以在所述第一子氧化层上形成第二子氧化层;
其中,所述第二加热温度小于所述第一加热温度,所述第一压力小于或大于所述第二压力。
在本申请的一种示例性实施例中,所述第一加热温度为950℃至1100℃;所述第二加热温度为800℃至950℃。
在本申请的一种示例性实施例中,所述第一压力和所述第二压力中的一者为1Torr至7Torr,另一者为7Torr至20Torr。
在本申请的一种示例性实施例中,所述第一子氧化层的厚度大于所述第二子氧化层的厚度。
在本申请的一种示例性实施例中,所述第一子氧化层的厚度占所述第一子氧化层和所述第二子氧化层厚度总和的60%至80%,所述第二子氧化层的厚度占所述第一子氧化层和所述第二子氧化层厚度总和的20%至40%。
在本申请的一种示例性实施例中,所述第一次热氧化处理和所述第二次热氧化处理包括原位蒸汽氧化制程,所述原位蒸汽氧化制程中反应气体包括氢气和含氧气体。
在本申请的一种示例性实施例中,所述含氧气体包括氧气、一氧化氮气体或一氧化二氮气体。
在本申请的一种示例性实施例中,所述反应气体中氢气的浓度为1%至33%。
本申请第二方面提供了一种半导体器件的制作方法,其包括:
提供半导体衬底;
基于第一加热温度和第一压力对所述半导体衬底进行第一次热氧化处理,以在所述半导体衬底上形成第一子氧化层;
基于第二加热温度和第二压力对所述半导体衬底进行第二次热氧化处理,以在所述第一子氧化层上形成第二子氧化层;
在所述第二子氧化层上形成半导体元件;
其中,所述第二加热温度小于所述第一加热温度,所述第一压力小于或大于所述第二压力。
本申请第三方面提供了一种半导体器件,采用上述所述的半导体器件的制作方法制作而成。
本申请提供的技术方案可以达到以下有益效果:
本申请所提供的氧化层形成方法、半导体器件的制作方法及半导体器件,通过多次不同条件的热氧化处理可得到高质量和高均匀性的氧化层。具体地,第一次热氧化处理采用高温可降低氧化层与半导体衬底之间界面陷阱电荷以及界面缺陷态密度,从而可提高氧化层与半导体衬底界面处可靠性,提高了氧化层的质量;而第二次热氧化处理采用低温可降低反应速率,以便于延长后续氧化层的生长时间,从而便于控制后续氧化层满足要求,从而可保证氧化层的均匀性;此外,第一次热氧化处理与第二次热氧化处理中一者的压力较高,另一者压力较低,这样使得形成的第一子氧化层与第二子氧化层的轮廓互补,从而可进一步提高最终形成的氧化层的均匀性。
应当理解的是,以上的一般描述和后文的细节描述仅是示例性和解释性的,并不能限制本申请。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分,示出了符合本申请的实施例,并与说明书一起用于解释本申请的原理。显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本申请一实施例所述的氧化层形成方法的流程图;
图2为本申请一实施例所述的半导体器件的制作方法的流程图;
图3为完成步骤S100之后的示意图;
图4为完成步骤S102之后的示意图;
图5为完成步骤S104之后的示意图;
图6为完成步骤S2061之后的示意图;
图7为完成步骤S2063之后的示意图;
图8为本申请一实施例所述的栅氧化层的结构示意图;
图9为界面陷阱电荷和界面缺陷态密度与温度的关系示意图。
附图标记说明:
图3至图8中:
10、半导体基底;11、浅槽隔离结构;12、凹槽;13、栅氧化层;13a、第一子氧化层;13b、第二子氧化层;14、介电层;15、栅极层;16、绝缘氧化层。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而,示例实施方式能够以多种形式实施,且不应被理解为限于在此阐述的实施方式;相反,提供这些实施方式使得本申请将全面和完整,并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构,因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语,例如“上”“下”来描述图标的一个组件对于另一组件的相对关系,但是这些术语用于本说明书中仅出于方便,例如根据附图中所述的示例的方向。能理解的是,如果将图标的装置翻转使其上下颠倒,则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时,有可能是指某结构一体形成于其它结构上,或指某结构“直接”设置在其它结构上,或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”用以表示存在一个或多个要素/组成部分/等;用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等;用语“第一”和“第二”等仅作为标记使用,不是对其对象的数量限制。
半导体器件中的多数氧化层(例如:栅氧化层)通常采用热氧化处理制备而成,因此,为了提高氧化层的质量及均匀性,可通过改变热氧化处理的制程条件来实现,该制程条件主要包括压力条件和温度条件(即:温度补偿值),也就是说,可通过改变压力条件或温度条件来提高氧化层的质量及均匀性。但当氧化层厚度越来越薄时,只通过调整压力来提高氧化层的均匀性是比较困难的;只通过调整温度来控制氧化层的均匀性则容易导致晶圆表面温差相差过大,即:导致晶圆受热不均匀,从而使得晶圆容易发生翘曲等问题,更甚者容易导致氧化层的界面处产生缺陷,从而造成良率降低。
为解决上述问题,如图1所示,本申请实施例提供了一种氧化层形成方法,其包括:
步骤S100,提供半导体衬底;
步骤S102,基于第一加热温度和第一压力对半导体衬底进行第一次热氧化处理,以在半导体衬底上形成第一子氧化层;
步骤S104,基于第二加热温度和第二压力对半导体衬底进行第二次热氧化处理,以在第一子氧化层上形成第二子氧化层;
其中,第二加热温度小于第一加热温度,第一压力小于或大于第二压力。
本实施例中,通过多次不同条件的热氧化处理可得到高质量和高均匀性的氧化层。详细说明,第一次热氧化处理采用高温可降低氧化层与半导体衬底之间界面陷阱电荷(Qit)以及界面缺陷态密度(Dit),如图9所示,从而可提高氧化层与半导体衬底界面处可靠性,提高了氧化层的质量;而第二次热氧化处理采用低温可降低反应速率,以便于延长后续氧化层的生长时间,从而便于控制后续氧化层满足要求,从而可保证氧化层的均匀性;此外,第一次热氧化处理与第二次热氧化处理中一者的压力较高,另一者压力较低,这样使得形成的第一子氧化层与第二子氧化层的轮廓互补,从而可进一步提高最终形成的氧化层的均匀性。
需要说明的是,图9中的实线表示的是Qit与温度的关系,虚线则表示的是Dit与温度的关系。
下面结合附图对本申请实施例所描述的氧化层形成方法进行详细阐述。
在步骤S100中,提供半导体衬底。如图3所示,该半导体衬底可包括半导体基底10及形成在半导体基底10上的浅槽隔离(shallow trench isolation;简称:STI)结构,其中,半导体基底10上位于浅槽隔离结构11之间的区域为有源区,此有源区经刻蚀可形成有凹槽12,该凹槽12处可形成有氧化层。
具体地,该步骤S100可包括步骤S1001、步骤S1002、步骤S1003及步骤S1004。其中:
在步骤S1001中,提供一半导体基底10。举例而言,此半导体基底10可为硅基底。
在步骤S1002中,对半导体基底10进行刻蚀,以形成沟槽。举例而言,可采用CVD(Chemical Vapor Deposition,化学气相沉积)工艺在硅基底上沉积一层氮化硅层,然后图案化此氮化硅层以形成硬掩膜,接着刻蚀硅基底,以形成沟槽。
在步骤S1003中,向沟槽内填充隔离材料,以形成浅槽隔离结构11。举例而言,可采用CVD工艺将隔离材料填充在沟槽中,填充在沟槽内的隔离材料可为氧化物,例如:氧化硅,用于与硅基底隔离;最后通过CMP(Chemical Mechanical Planarization化学机械平坦化)工艺进行平坦化处理,并将氮化硅层去除,以形成具有浅沟槽隔离结构的半导体衬底,该半导体衬底中位于浅沟槽隔离结构之间的区域为有源区。
在步骤S1004中,对半导体基底10中位于浅槽隔离结构11之间的部分(此部分为有源区)进行刻蚀,以形成凹槽12,即:完成整个半导体衬底的制作。
其中,如图5所示,第一子氧化层13a和第二子氧化层13b可形成在此凹槽12处。需要说明的是此半导体衬底的结构不限于上述形式,也可根据实际情况进行调整。
举例而言,本实施例中提到的第一子氧化层13a和第二子氧化层13b形成的氧化层可为栅氧化层13,即:在此半导体衬底上形成的氧化层可为栅氧化层13,此栅氧化层13可形成在凹槽12处,举例而言,该栅氧化层13可为氧化硅层。
基于前述可知,本实施例所描述的氧化层形成方法可为栅氧化层13形成方法。
在步骤S102中,基于第一加热温度和第一压力对半导体衬底进行第一次热氧化处理,以在半导体衬底上形成第一子氧化层13a,如图4所示。
举例而言,此第一加热温度处于高温阶段,具体地,该高温阶段可为950℃至1100℃,比如:950℃、1000℃、1050℃、1100℃等等,这样可降低第一子氧化层13a与半导体衬底之间的缺陷,即:在第一子氧化层13a为第一子栅氧化层13、半导体衬底包括硅基底时,此处提到的缺陷指的是氧化过程中未充分反应而产生的Si悬挂键,Si-H键,空穴等缺陷,从而可降低第一子氧化层13a与半导体衬底之间界面陷阱电荷以及界面缺陷态密度,提高了氧化层与半导体衬底界面处可靠性,继而提高了氧化层的质量。
由于经第一次热氧化处理的氧化层的质量较高,因此,在制作第一子氧化层13a时,可制作较厚的第一子氧化层13a,即:第一子氧化层13a可占整个氧化层厚度一半以上,也就是说,本实施例中制作的氧化层中第一子氧化层13a的厚度可大于第二子氧化层13b的厚度,如图5所示,举例而言,第一子氧化层13a可占第一子氧化层13a和第二子氧化层13b厚度总和(即:整个氧化层目标厚度)的60%~80%,而第二子氧化层13b可占第一子氧化层13a和第二子氧化层13b厚度总和(即:整个氧化层目标厚度)的20%~40%,这样一方面可提高整个氧化层的质量,从而提高产品良率,另一方面可避免第二子氧化层13b过薄而导致加工困难的情况,降低了产品的制作难度。
但应当理解的是,第一子氧化层13a的厚度也可等于第二子氧化层13b的厚度,视具体情况而定。
而第一压力可处于低压阶段或高压阶段,具体地,此低压阶段可为1Torr至7Torr,比如:1Torr、3Torr、5Torr、7Torr等等;而高压阶段可为7Torr至20Torr,比如:7Torr、10Torr、15Torr、20Torr等等。其中,在第一压力处于低压阶段时,可形成轮廓为两端高、中心低的第一子氧化层13a;在第二压力处于高压阶段时,可形成轮廓为两端低、中心高的第一子氧化层13a。
在步骤S104中,基于第二加热温度和第二压力对半导体衬底进行第二次热氧化处理,以在第一子氧化层13a上形成第二子氧化层13b,即:完成氧化层的制作,如图5所示。
举例而言,此第二加热温度处于低温阶段,具体地,该低温阶段可为800℃至950℃,比如:800℃、850℃、900℃、950℃等等,由于第二子氧化层13b的厚度相对较薄,因此,第二次热氧化处理通过低温可降低反应速率,从而可延长第二子氧化层13b的生长时间,以便于控制第二子氧化层13b满足要求,继而可保证整个氧化层的均匀性及质量。
而第二压力可处于低压阶段或高压阶段,具体地,为了提高整个氧化层的均匀性,在第一压力处于高压阶段时,第二压力应处于低压阶段;或在第一压力处于低压阶段时,第二压力应处于高压阶段,也就是说,第一压力和第二压力中的一者为1Torr至7Torr,另一者为7Torr至20Torr;这样使得形成的第一子氧化层13a与第二子氧化层13b的轮廓互补,如图8所示,从而可进一步提高最终形成的氧化层的均匀性。
优选地,第一压力为1Torr至7Torr;第二压力为7Torr至20Torr,也就是说,经第一次热氧化处理而形成的第一子氧化层13a的轮廓为两端高、中心低;经第二次氧化处理而形成的第二子氧化层13b的轮廓为两端低、中心高。由于第一次氧化处理的温度高于第二次氧化处理的温度,因此,为了平衡两次热氧化处理的反应条件,使得第一次氧化处理的压力低于第二次氧化处理的温度,以方便控制第一子氧化层13a和第二子氧化层13b成型,提高整个氧化层的质量及均匀性。
需要说明的是,在热氧化处理中的压力值处于7Torr时,子氧化层(第一子氧化层13a或第二子氧化层13b)的轮廓受其他因素(例如温度)影响较大,也就是说,在热氧化处理中的压力值处于7Torr时,导致形成的子氧化层的轮廓不定,该子氧化层的轮廓可为两端高、中心低,也可为两端低、中心高,还可为两端和中心高度相对平齐。基于此,为了便于控制第一子氧化层13a和第二子氧化层13b的轮廓互补,本实施例中,在第一次热氧化处理和第二次热氧化处理时,第一压力和第二压力优选除7Torr之外的压力值,例如,在第一压力处于低压阶段,第二压力处于高压阶段时,第一压力优选低压阶段中小于7Torr的压力值,第二压力优选高压阶段中高于7Torr的压力值。
其中,前述提到的第一次热氧化处理和第二次热氧化处理可包括原位蒸汽氧化(in-situ steam generation,简称:ISSG)制程,原位蒸汽氧化制程中反应气体可为混合气体,该反应气体可包括氢气H2和含氧气体,可选地,反应气体中氢气的浓度为1%至33%,也就是说,反应气体中氢气的含量占整个反应气体的1%至33%,比如:1%、9%、17%、25%、33%。
举例而言,此含氧气体可包括氧气O2、一氧化氮气体NO或一氧化二氮气体N2O,也就是说,原位蒸汽氧化制程中反应气体可为O2和H2的混合气体,还可以为NO和H2的混合气体,或者为N2O和H2的混合气体。应当理解的是,该含氧气体不限于O2、NO、N2O,还可为其他含氧气体。
如图2所示,本申请实施例还提供了一种半导体器件的制作方法,其包括:
步骤S200,提供半导体衬底;
步骤S202,基于第一加热温度和第一压力对半导体衬底进行第一次热氧化处理,以在半导体衬底上形成第一子氧化层;
步骤S204,基于第二加热温度和第二压力对半导体衬底进行第二次热氧化处理,以在第一子氧化层上形成第二子氧化层,即:完成栅氧化层的制作;
步骤S206,在第二子氧化层上形成半导体元件;
其中,第二加热温度小于第一加热温度,第一压力小于或大于第二压力。
需要说明的是,本实施例中的步骤S200、步骤S202、步骤S204等同于前述任一实施例所描述的步骤S100、步骤S102、步骤S104,在此不再详细赘述。下面主要对本实施例中的步骤S206进行详细阐述。
具体地,前述步骤S206可包括步骤S2061、步骤S2062及步骤S2063,其中:
在步骤S2061中,在第二子氧化层13b上依次形成介电层14及栅极层15,如图6所示。举例而言,此介电层14可为氮氧化硅层,用于阻挡栅极层15中的掺杂扩散到介质层下方的氧化层;其中,此氮氧化硅层可采用远端等离子体氮化处理(Remote PlasmaNitridation;简称:RPN)法制作而成,但不限于此,也可采用其他氮化制程而成。而栅极层15可为多晶硅层,此多晶硅层可以为掺杂多晶硅,其掺杂类型与半导体器件的沟道导电类型相同,以增强多晶硅层的导电性;其中,此多晶硅层可采用CVD工艺制作而成,但不限于此,也可采用其他工艺制作而成。
在步骤S2062中,对栅氧化层13、介电层14及栅极层15进行刻蚀,以使氧化层、介电层14及栅极层15的尺寸符合目标尺寸;需要说明的是,当半导体衬底位于STI结构之间的部位形成有凹槽12,且氧化层形成此凹槽12处时,还需进行平坦化处理,以使STI结构与半导体基底10平齐。
在步骤S2063中,在氧化层、介电层14及栅极层15的侧面形成绝缘氧化层16,即:完成半导体器件的制作过程中,如图7所示。
需要说明的是,半导体器件的制作方法不限于上述步骤,还可包括其他步骤,在此不作说明。
本申请实施例还提供了一种半导体器件,其采用上述半导体器件的制作方法制作而成。
本领域技术人员在考虑说明书及实践这里公开的发明后,将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化,这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的,本申请的真正范围和精神由所附的权利要求指出。

Claims (10)

1.一种氧化层形成方法,其特征在于,包括:
提供半导体衬底;
基于第一加热温度和第一压力对所述半导体衬底进行第一次热氧化处理,以在所述半导体衬底上形成第一子氧化层;
基于第二加热温度和第二压力对所述半导体衬底进行第二次热氧化处理,以在所述第一子氧化层上形成第二子氧化层;
其中,所述第二加热温度小于所述第一加热温度,所述第一压力小于或大于所述第二压力。
2.根据权利要求1所述的氧化层形成方法,其特征在于,所述第一加热温度为950℃至1100℃;所述第二加热温度为800℃至950℃。
3.根据权利要求1所述的氧化层形成方法,其特征在于,所述第一压力和所述第二压力中的一者为1Torr至7Torr,另一者为7Torr至20Torr。
4.根据权利要求1所述的氧化层形成方法,其特征在于,所述第一子氧化层的厚度大于所述第二子氧化层的厚度。
5.根据权利要求4所述的氧化层形成方法,其特征在于,所述第一子氧化层的厚度占所述第一子氧化层和所述第二子氧化层厚度总和的60%至80%,所述第二子氧化层的厚度占所述第一子氧化层和所述第二子氧化层厚度总和的20%至40%。
6.根据权利要求1所述的氧化层形成方法,其特征在于,所述第一次热氧化处理和所述第二次热氧化处理均包括原位蒸汽氧化制程,所述原位蒸汽氧化制程中反应气体包括氢气和含氧气体。
7.根据权利要求6所述的氧化层形成方法,其特征在于,所述含氧气体包括氧气、一氧化氮气体或一氧化二氮气体。
8.根据权利要求6所述的氧化层形成方法,其特征在于,所述反应气体中氢气的浓度为1%至33%。
9.一种半导体器件的制作方法,其特征在于,包括:
提供半导体衬底;
基于第一加热温度和第一压力对所述半导体衬底进行第一次热氧化处理,以在所述半导体衬底上形成第一子氧化层;
基于第二加热温度和第二压力对所述半导体衬底进行第二次热氧化处理,以在所述第一子氧化层上形成第二子氧化层;
在所述第二子氧化层上形成半导体元件;
其中,所述第二加热温度小于所述第一加热温度,所述第一压力小于或大于所述第二压力。
10.一种半导体器件,其特征在于,采用权利要求9所述的半导体器件的制作方法制作而成。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117096012A (zh) * 2023-08-22 2023-11-21 中环领先半导体材料有限公司 一种氧化膜、硅片及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4675978A (en) * 1985-09-09 1987-06-30 Rca Corporation Method for fabricating a radiation hardened oxide having two portions
US6066576A (en) * 1997-06-04 2000-05-23 Micron Technology, Inc. Method for forming oxide using high pressure
US20040224531A1 (en) * 2003-05-09 2004-11-11 Samsung Electronics Co., Ltd. Method of forming an oxide layer and method of forming an oxinitride layer
CN1802733A (zh) * 2002-12-19 2006-07-12 应用材料有限公司 通过生长具有定制的厚度分布的牺牲膜层而进行材料平面化的方法和装置
US20070054423A1 (en) * 2005-09-06 2007-03-08 Elpida Memory, Inc. Method for controlling thickness distribution of a film
CN102655112A (zh) * 2012-04-18 2012-09-05 北京大学 实现锗基mos器件有源区之间隔离的方法
CN106206260A (zh) * 2016-09-27 2016-12-07 上海华力微电子有限公司 一种栅氧层的制备方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4675978A (en) * 1985-09-09 1987-06-30 Rca Corporation Method for fabricating a radiation hardened oxide having two portions
US6066576A (en) * 1997-06-04 2000-05-23 Micron Technology, Inc. Method for forming oxide using high pressure
US6271152B1 (en) * 1997-06-04 2001-08-07 Micron Technology, Inc. Method for forming oxide using high pressure
CN1802733A (zh) * 2002-12-19 2006-07-12 应用材料有限公司 通过生长具有定制的厚度分布的牺牲膜层而进行材料平面化的方法和装置
US20040224531A1 (en) * 2003-05-09 2004-11-11 Samsung Electronics Co., Ltd. Method of forming an oxide layer and method of forming an oxinitride layer
US20070054423A1 (en) * 2005-09-06 2007-03-08 Elpida Memory, Inc. Method for controlling thickness distribution of a film
CN102655112A (zh) * 2012-04-18 2012-09-05 北京大学 实现锗基mos器件有源区之间隔离的方法
CN106206260A (zh) * 2016-09-27 2016-12-07 上海华力微电子有限公司 一种栅氧层的制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
陈星弼,唐茂成: "《晶体管原理》", 31 December 1981 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117096012A (zh) * 2023-08-22 2023-11-21 中环领先半导体材料有限公司 一种氧化膜、硅片及其制备方法
CN117096012B (zh) * 2023-08-22 2024-03-26 中环领先半导体科技股份有限公司 一种氧化膜、硅片及其制备方法

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