CN112397531A - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制造方法，该半导体元件的制造方法包括以下步骤。提供衬底，所述衬底包括：具有第一导电区的像素区以及具有第二导电区的逻辑区。在所述衬底上形成介电层，覆盖所述第一导电区。在所述介电层中形成第一接触窗开口，裸露出所述第一导电区。在所述第一接触窗开口中依序形成掺杂的多晶硅层。在所述掺杂的多晶硅层上形成第一金属硅化物层。在所述介电层中形成第二接触窗开口，裸露出所述第二导电区。在所述第一接触窗开口与所述第二接触窗开口中分别形成阻障层与金属层。

Description

半导体元件及其制造方法
技术领域
本发明涉及一种集成电路及其制造方法，且特别是涉及一种半导体元件及其制造方法。
背景技术
先进半导体制作工艺常使用金属与金属硅化物来降低接触窗与源极与漏极区之间的片电阻。然而，互补式影像传感器若使用金属与金属硅化物容易造成金属污染，而使暗电流增加。
发明内容
本发明提供一种半导体元件及其制造方法，可以避免金属污染导致暗电流增加的问题。
本发明实施例提出一种半导体元件的制造方法，包括以下步骤。提供衬底，所述衬底包括：具有第一导电区的像素区以及具有第二导电区的逻辑区。在所述衬底上形成介电层，覆盖所述第一导电区。在所述介电层中形成第一接触窗开口，裸露出所述第一导电区。在所述第一接触窗开口中依序形成掺杂的多晶硅层。在所述掺杂的多晶硅层上形成第一金属硅化物层。在所述介电层中形成第二接触窗开口，裸露出所述第二导电区。在所述第一接触窗开口与所述第二接触窗开口中分别形成阻障层与金属层。
在本发明的一实施例中，上述的第一导电区为所述像素区的栅极导体层或掺杂区，且所述栅极导体层或所述掺杂区不含金属硅化物层，且在形成所述第一金属硅化物层之前未被金属硅化物层覆盖。
在本发明的一实施例中，上述半导体元件的制造方法还包括：在所述衬底上形成所述介电层之前，在所述衬底的所述像素区上形成阻挡层，裸露出所述衬底的所述逻辑区；以及在所述第二导电区上形成第二金属硅化物层。
在本发明的一实施例中，上述第一接触窗开口的步骤是在形成所述第二金属硅化物层的步骤之后，且在形成所述第二接触窗开口步骤之前。
在本发明的一实施例中，上述形成所述第一金属硅化物层的步骤是在形成所述第二金属硅化物层的步骤之后。
在本发明的一实施例中，上述在所述第一接触窗开口中形成所述掺杂的多晶硅层的步骤包括以下步骤。在所述衬底上共形地(顺应地)形成掺杂的多晶硅材料层。在所述掺杂的多晶硅材料层上形成掩模材料层。进行回蚀刻制作工艺，以移除部分所述掩模材料层，在所述第一接触窗开口中形成掩模层。以所述掩模层为掩模，回蚀所述掺杂的多晶硅材料层。移除所述掩模层。
在本发明的一实施例中，上述掩模层包括光致抗蚀剂层或是底抗反射层。
在本发明的实施例还提出一种半导体元件，包括衬底、第一接触窗与第二接触窗。衬底包括具有第一导电区的像素区以及具有第二导电区的逻辑区。第一接触窗位于所述像素区的所述介电层中。所述第一接触窗包括掺杂的多晶硅、第一金属层、第一阻障层、第一阻障层以及第一金属硅化物层。掺杂的多晶硅层与所述第一导电区接触。第一金属层位于所述掺杂的多晶硅层上。第一阻障层，位于所述第一金属层与所述掺杂的多晶硅层之间。第一金属硅化物层，位于所述第一阻障层与所述掺杂的多晶硅层之间。
在本发明的一实施例中，部分的所述第一金属层嵌入于所述掺杂的多晶硅层中。
在本发明的一实施例中，上述掺杂的多晶硅层呈U型；所述第一金属层呈T型。
在本发明的一实施例中，上述所述第一导电区为所述像素区的第一栅极导体层，且所述第一栅极导体层与所述掺杂的多晶硅层之间无金属硅化物层。所述第二导电区为所述逻辑区的第二栅极导体层。
在本发明的一实施例中，上述第一金属硅化物层高于所述第二金属硅化物层。
在本发明的一实施例中，上述所述第一导电区为所述像素区的第一掺杂区，且所述第一掺杂区与所述掺杂的多晶硅层之间无金属硅化物层。所述第二导电区为所述逻辑区的第二掺杂区。
在本发明的一实施例中，上述第一金属硅化物层的顶面的高度在所述像素区的第一栅极导体层的顶面与所述介电层的顶面之间；所述第一金属硅化物层的底面的高度，在所述第一栅极导体层的所述顶面与底面之间。
在本发明的一实施例中，上述第一金属硅化物层高于所述第二金属硅化物层。
在本发明的一实施例中，上述掺杂的多晶硅层的掺杂浓度大于1×1020/cm3。
在本发明的一实施例中，上述半导体元件还包括阻挡层，位于所述像素区的所述衬底与所述介电层之间，且所述第一接触窗穿过所述阻挡层。
在本发明的一实施例中，上述第二金属硅化物层包覆所述第二接触窗的底面与下侧壁。
在本发明的一实施例中，上述第二金属硅化物层的部分顶面被所述介电层覆盖。
在本发明的实施例又提出一种半导体元件，包括衬底、介电层、第一接触窗、第二接触窗、第一金属硅化物层以及第二金属硅化物层。衬底包括具有第一导电区的像素区以及具有第二导电区的逻辑区。第一接触窗于所述介电层中，与所述第一导电区电连接。第二接触窗位于所述介电层中，与所述第二导电区电连接。第一金属硅化物层包含于所述第一接触窗中，与所述第一导电区分离。第二金属硅化物层位于所述第二接触窗与所述第二导电区之间，且与所述第二导电区接触。
基于上述，本发明实施例之半导体元件及其制造方法，可以避免金属污染导致暗电流增加的问题。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1K为根据本发明的实施例所绘示的半导体元件制造方法的流程剖视图。
具体实施方式
图1A至图1K为根据本发明的实施例所绘示的半导体元件制造方法的流程剖视图。
请参照图1A，提供衬底11。衬底11可以是掺杂硅衬底、未掺杂硅衬底、绝缘体上覆硅(SOI)衬底或外延衬底。掺杂硅的掺质可以为P型掺质、N型掺质或其组合。在衬底11内形成隔离结构5，以在衬底11中界定出有源区。有源区包括第一区10a和第二区10b。第一区10a例如是像素区；第二区10b例如是逻辑区。隔离结构5的材料包括绝缘材料。绝缘材料例如是氧化硅、氮化硅或其组合。隔离结构5形成的方法例如是浅沟槽隔离结构(STI)法。
请继续参照图1A，在第一区10a和第二区10b中分别具有第一导电区100a与第二导电区100b。第一导电区100a与第二导电区100b可以分别是半导体层或是掺杂的半导体层，例如是栅极导体层或是衬底的掺杂区。在本实施例中，第一区10a和第二区10b上分别具有第一晶体管T1与第二晶体管T2。第一晶体管T1包括第一栅极结构12a以及掺杂区14a。第一晶体管T2包括第二栅极结构12b以及掺杂区14b。第一栅极结构12a以及第二栅极结构12b分别位于衬底11的第一区10a和第二区10b上。第一栅极结构12a包括位于衬底11上的栅介电层4a、导体层6a以及间隙壁8a。第二栅极结构12b包括位于衬底11上的栅介电层4b、导体层6b以及间隙壁(spacer)8a。
栅介电层4a及4b分别形成在第一区10a与第二区10b的衬底11上。栅介电层4a及4b的材料可以是氧化硅、氮化硅或介电常数大于4的高介电常数材料或其组合。高介电常数材料可以是金属氧化物，例如稀土金属氧化物。稀土金属氧化物如氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO)、硅酸铪氮氧化合物(hafniumsilicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化钇(yttrium oxide,Y2O3)氧化镧(lanthanumoxide，La2O3)、铝酸镧(lanthanum aluminum oxide，LaAlO)、氧化钽(tantalumoxide，Ta2O5)、氧化锆(zirconium oxide，ZrO2)、硅酸锆氧化合物(zirconiumsilicon oxide，ZrSiO4)、锆酸铪(hafnium zirconium oxide，HfZrO)或锶铋钽氧化物(strontium bismuth tantalate，SrBi2Ta2O9，SBT)，或其组合。栅介电层4a和4b的形成方法例如是化学气相沉积法或原子层沉积法(atomic layer deposition，ALD)。
栅极导体层6a和6b分别形成在栅介电层4a和4b上。导体层6a和6b的材料可以是半导体材料、金属材料、金属合金材料或其组合。半导体材料例如是掺杂多晶硅、未掺杂多晶硅、非晶硅、硅锗材料或其组合。金属材料可以是金属或金属化合物，例如是铜、铝、钽、钨、氮化钽(tantalum nitride)，或是氮化钛(titanium nitride)。金属合金材料例如是钨、钛、钴或是镍与多晶硅制成的合金或铜铝合金，其形成方法例如是物理气相沉积法、化学气相沉积法或原子层沉积法。
间隙壁8a形成在第一栅极结构12a的侧壁上以及栅介电层4a的表面上；间隙壁8b形成在第二栅极结构12b的侧壁上以及栅介电层4b的表面上。间隙壁8a与8b可以分别是单层或是多层结构。间隙壁8a与8b的材料可以包括热氧化法、化学气相沉积法或原子层沉积法形成的氧化硅、氮化硅或其组合。间隙壁8a与8b的形成方法可以先形成间隙壁材料层，然后，进行各向异性蚀刻制作工艺。
掺杂区14a、14b分别形成在第一区10a与第二区10b的衬底11中。掺杂区14a、14b可以分别作为源极与漏极区。掺杂区14a、14b的形成方法可以分别通过离子注入制作工艺来形成。掺杂区14a、14b可以分别具有第一导电型掺质或第二导电型掺质。第一导电型掺质可以是N型掺质；第二导电型掺质可以是P型掺质。N型掺质例如是磷或砷；P型掺质例如是硼、氟化硼(BF2)、铟(In)或其组合。
在本实施例中，第一导电区100a例如是第一晶体管T1的栅极导体层6a以及/或掺杂区14a。第二导电区100b例如是第二晶体管T2的栅极导体层6b以及/或掺杂区14b。
在第一区10a的衬底11上形成阻挡层18。阻挡层18覆盖第一晶体管T1，裸露出第二区10b上的第二晶体管T2的第二栅极结构12b与掺杂区14b。阻挡层18可以是单层或是多层。阻挡层18的材料可以包括化学气相沉积法形成的氧化硅、氮化硅或其组合。阻挡层18的形成方法例如是先形成阻挡材料层覆盖在第一区10a与第二区10b上的第一晶体管T1与第二晶体管T2。然后，利用光刻制作工艺在第一区10a的阻挡材料层上形成掩模层。掩模层例如是光致抗蚀剂层。之后，再进行蚀刻制作工艺，以移除第二区10b上的阻挡材料层。其后再将掩模层移除。移除掩模层的方法可以采用采用干式移除法或是湿式移除法。
请继续参照图1A，在第二栅极结构12b的栅极导体层6b以及掺杂区14b上形成金属硅化物层20。金属硅化物层20的形成方法例如是先在衬底11上形成金属层，之后再进行自动对准金属硅化物(self-aligned silicide，salicide)制作工艺，以形成金属硅化物层20。金属层的材料可以是钛、钼、钴、镍、铂或钨。金属层的形成方法例如是物理气相沉积法。在第一栅极结构12a的栅极导体层6a以及掺杂区14a因为被阻挡层18覆盖，因此并未形成金属硅化物层。
请参照图1B，在形成金属硅化物层20之后，在衬底11上形成介电层22。介电层22覆盖阻挡层18、间隙壁8b以及金属硅化物层20。介电层22又称为内层介电层(ILD)。介电层22可以是单层或是多层。介电层22的材料例如是氧化硅、氮化硅、介电常数低于4的低介电常数材料或其组合。形成的方法例如是化学气相沉积法或是旋涂法。
请参照图1B与1C，在第一区10a的介电层22中形成第一接触窗开口28。第一接触窗开口28还穿过阻挡层18以及栅介电层4a，裸露出栅极导体层6a以及掺杂区14a。第一接触窗开口28裸露的栅极导体层6a以及掺杂区14a不含金属硅化物层，且未被金属硅化物层覆盖。第一接触窗开口28的形成方法例如是在介电层22上形成掩模层24。掩模层24具有开口26，裸露出第一区10a中部分的介电层22。掩模层24例如是以光刻制作工艺形成的图案化的光致抗蚀剂层。在形成掩模层24后，进行各向异性蚀刻制作工艺，以移除开口26裸露的介电层22及其下方的阻挡层18以及栅介电层4a，直到裸露出栅极导体层6a以及掺杂区14a。之后，再将掩模层24移除。移除掩模层24的方法可以采用采用干式移除法或是湿式移除法。
请参照图1D，在衬底11的第一区10a与第二区10b上形成共形的掺杂的多晶硅层30。在第一区10a中，掺杂的多晶硅层30覆盖介电层22并且填入第一接触窗开口28中，以覆盖第一接触窗开口28的底面与侧壁。在第二区10b中，掺杂的多晶硅层30覆盖介电层22。掺杂的多晶硅层30的形成方法例如是化学气相沉积法。掺杂的多晶硅层30的掺质可以是在进行沉积时原位(in-situ)掺杂，或是在沉积之后通过离子注入制作工艺来形成之。掺杂的多晶硅层30具有高的掺杂浓度。掺杂的多晶硅层30的掺杂浓度例如是大于1×1020/cm3。掺杂的多晶硅层30的掺质的导电型与第一晶体管T1的掺杂区14a之间的通道的导电型相同。当第一晶体管T1是NMOS时，掺杂的多晶硅层30具有N型掺质，例如是磷、砷或其组合。当第一晶体管T1是PMOS时，掺杂的多晶硅层30具有P型掺质，例如是硼、氟化硼(BF2)、铟(In)或其组合。
请参照图1E，在衬底11的第一区10a与第二区10b上形成掩模材料层32。在第一区10a中，掩模材料层32覆盖介电层22上的掺杂的多晶硅层30并且填入第一接触窗开口28中，以覆盖掺杂的多晶硅层30。在第二区10b中，掩模材料层32覆盖掺杂的多晶硅层30。掩模材料层32可以选择沟填性较佳的材料，以将第一接触窗开口28填满，或是未将第一接触窗开口28填满，而共形覆盖掺杂的多晶硅层30。掩模材料层32的材料与掺杂的多晶硅层30的材料不同，且掩模材料层32与掺杂的多晶硅层30具有不同的蚀刻速率。掩模材料层32的厚度与第一接触窗开口28的尺寸以及后续掺杂的多晶硅层的回蚀刻有关。掩模材料层32可以是有机材料或是无机材料。有机材料可以是感光材料或是非感光材料。有机材料包括树脂、聚合物、光致抗蚀剂。掩模材料层32也可以是底抗反射层(BARC)。底抗反射层可以是任何已知的材料。
请参照图1F，进行回蚀刻制作工艺，以移除介电层22上方的掩模材料层32以及第一接触窗开口28中的部分的掩模材料层32，以在第一接触窗开口28中形成掩模层32a。掩模层32a具有足够的厚度，可以在后续的回蚀刻制作工艺中，作为掺杂的多晶硅层30的掩模。
请参照图1G，以掩模层32a为掩模，进行回蚀刻制作工艺，以移除介电层22上方的掺杂的多晶硅层30以及第一接触窗开口28中的部分的掺杂的多晶硅层30。
请参照图1H，移除掩模层32a，裸露出掺杂的多晶硅层30a。留下的掺杂的多晶硅层30a具有凹槽29。在一些实施例中，掺杂的多晶硅层30a的轮廓大致呈U型。移除掩模层32a的方法可以采用干式移除法或是湿式移除法。接着，在掺杂的多晶硅层30a上形成金属硅化物层34。金属硅化物层34形成方法例如是先在衬底11上形成金属层，之后再进行自行对准金属硅化物制作工艺，以形成金属硅化物层34。金属层的材料可以是钛、钼、钴、镍、铂或钨。金属层的形成方法例如是物理气相沉积法。
在一些实施例中，金属硅化物层34与掺杂的多晶硅层30a共形。金属硅化物层34的轮廓例如是大致呈U型。金属硅化物层34可以包括上部34a、下部34c与连接部34b。上部34a覆盖在掺杂的多晶硅层30a的顶面。下部34c覆盖在凹槽29的底面。连接部34b覆盖凹槽29侧壁的掺杂的多晶硅层30a，并且纵向连接上部34a与下部34c。
在第一区10a中的金属硅化物层34的高度高于在第二区10b中相对应位置上的金属硅化物层20的高度。举例来说，在掺杂区14a上的金属硅化物层34高于在掺杂区14b上的金属硅化物层20。在第一栅极导体层6a上的金属硅化物层34高于在第二栅极导体层6b上的金属硅化物层20。
在一些实施例中，在第一区10a中，在第一栅极导体层6a上的金属硅化物层34的下部34c的底面的高度在介电层22的顶面与第一栅极导体层6a的顶面之间。在第二区10b中，在第二栅极导体层6b上的金属硅化物层20的底面的高度与第二栅极导体层6b的顶面的高度大致相同。在第一区10a中，在第一栅极导体层6a上的金属硅化物层34与掺杂的多晶硅层30接触，且与第一栅极导体层6a以及间隙壁8a分离。在第二区10b中，在第二栅极导体层6b上的金属硅化物层20不仅与第二栅极导体层6b接触，甚至还与间隙壁8b接触。
在另一些实施例中，在第一区10a中，在掺杂区14a上的金属硅化物层34的上部34a的顶面的高度在介电层22的顶面与第一栅极导体层6a的顶面之间。在掺杂区14a上的金属硅化物层34的下部34c的底面的高度在第一栅极导体层6a的顶面与底面之间。在第二区10b中，在掺杂区14b上的金属硅化物层20的顶面的高度在第一栅极导体层6b的顶面与底面之间。在掺杂区14b上的金属硅化物层20的底面的高度低于第二栅极导体层6b的底面。
在一些实施例中，在第一区10a中，在掺杂区14a上的金属硅化物层34的连接部34b的侧壁与掺杂的多晶硅层30接触，并且与间隙壁8a以及栅介电层4a分离。在第二区10b中，在掺杂区14b上的金属硅化物层20与间隙壁8a以及栅介电层4a接触。
请参照图1I与1J，在金属硅化物层34形成之后，在第二区10b的介电层22中形成第二接触窗开口38。第二接触窗开口38的形成方法例如是如下所述者。在介电层22上形成掩模层36。掩模层36覆盖第一区10a上的介电层22，并且填入第一接触窗开口28之中，以覆盖金属硅化物层34。掩模层36具有开口37，裸露出第二区10b中部分的介电层22。掩模层36例如是以光刻制作工艺形成的图案化的光致抗蚀剂层。在形成掩模层36后，进行各向异性蚀刻制作工艺，以移除开口37裸露的介电层22，以裸露出栅极导体层6b以及掺杂区14b上的金属硅化物层20。之后，再将掩模层36移除。移除掩模层36的方法可以采用采用干式移除法或是湿式移除法。
请参照图1J与1K，在第一接触窗开口28与第二接触窗开口38中形成阻障层40与金属层42。阻障层40与金属层42的形成方法例如是如下所述者。在衬底11上形成阻障材料层与金属材料层，以填满第一接触窗开口28与第二接触窗开口38。之后，将介电层22上的阻障材料层与金属材料层移除。移除介电层22上的阻障材料层与金属材料层可以进行回蚀刻制作工艺或是化学机械研磨制作工艺(CMP)。
阻障层40可以是共形层。阻障层40可以是单层或是双层。阻障层40的材料包括金属、金属氮化物或其组合。阻障层40的材料钽、钛、氮化钽、氮化钛或其他合适的材料。阻障层40的形成方法可以是物理气相沉积法、化学气相沉积法或其组合。金属层42包括钨、铜或其他合适的材料。金属层42的形成方法可以物理气相沉积法、化学气相沉积法或其组合。
在第一接触窗开口28中的阻障层40与在第二接触窗开口38中的阻障层40的轮廓不同。在第一接触窗开口28中的阻障层40的侧壁呈阶梯状。在第二接触窗开口38中的阻障层40的截面具有U型的轮廓。在第一接触窗开口28中的阻障层40覆盖第一接触窗开口28的上侧壁、金属硅化物层34的上部34a、连接部34b与下部34c，而未覆盖第一接触窗开口28的下侧壁与底部。在第二接触窗开口38中的阻障层40覆盖第二接触窗开口38的上侧壁、下侧壁与底部。另一方面，在第一接触窗开口28中的阻障层40将金属硅化物层34的顶面完全覆盖。在第二接触窗开口38中的阻障层40未将金属硅化物层20的顶面完全覆盖，部分的金属硅化物层20的顶面并未被阻障层40覆盖。
在第一接触窗开口28中的金属层42具有T型，嵌入于侧壁呈阶梯状的阻障层40之中，并且局部嵌入于具有U型的掺杂的多晶硅层30a之中。在第二接触窗开口38中的金属层42嵌入于具有U型轮廓的阻障层40中。
在第一接触窗开口28中的掺杂的多晶硅层30、金属硅化物层34、阻障层40与金属层42组成第一接触窗44。第一接触窗44又可称为混合接触窗(hybrid contact)。在第二接触窗开口38中的阻障层40与金属层42组成第二接触窗46。第一接触窗44的掺杂的多晶硅层30与掺杂区14a以及第一栅极导体层6a物理性接触。第二接触窗46通过金属硅化物层20与掺杂区14b以及第一栅极导体层6b电连接。
第一区10a中的金属硅化物层34包含在第一接触窗44之中，其上方被阻障层40覆盖，且其下方与掺杂的多晶硅层30接触，且金属硅化物层34通过掺杂的多晶硅层30与掺杂区14a或与第一栅极导体层6a物理性分离。第二区10b中的金属硅化物层20不包含在第一接触窗44之中，其上方不仅被阻障层40覆盖，而且还被介电层22覆盖，而其下方与掺杂区14b或与第一栅极导体层6b物理性接触。换言之，第一区10a中的金属硅化物层34未侧向凸出于第一接触窗44的侧壁。第一区10b中的金属硅化物层20侧向凸出于第二接触窗46的侧壁，甚至包覆第二接触窗46的底面与下侧壁。
综上所述，本发明实施例的方法可以在衬底的不同区域上形成不同的接触窗。在衬底的一区的接触窗与掺杂区或与栅极导体层上的金属硅化物层接触，具有低的片电阻，因此可以应用于逻辑区中。在衬底的另一区的接触窗为混合型接触窗。混合型接触窗中埋置了金属硅化物与掺杂的多晶硅层。金属硅化物通过掺杂的多晶硅层与掺杂区或栅极导体层分离，以避免金属(例如是钨、铝、镍等)的问题。因此，所述另一区的接触窗可以应用于互补式影像传感器的像素区。故，本发明实施例可以应用于互补式影像传感器，其逻辑区具有低的片电阻，像素区可以避免金属污染导致暗电流增加的问题。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种半导体元件的制造方法，其特征在于，包括：
提供衬底，所述衬底包括：
像素区，具有第一导电区；以及
逻辑区，具有第二导电区；
在所述衬底上形成介电层，覆盖所述第一导电区；
在所述介电层中形成第一接触窗开口，裸露出所述第一导电区；
在所述第一接触窗开口中依序形成掺杂的多晶硅层；
在所述掺杂的多晶硅层上形成第一金属硅化物层；
在所述介电层中形成第二接触窗开口，裸露出所述第二导电区；以及
在所述第一接触窗开口与所述第二接触窗开口中分别形成阻障层与金属层。
2.如权利要求1所述的半导体元件的制造方法，其中所述第一导电区为所述像素区的栅极导体层或掺杂区，且所述栅极导体层或所述掺杂区不含金属硅化物层，且在形成所述第一金属硅化物之前未被金属硅化物层覆盖。
3.如权利要求1所述的半导体元件的制造方法，还包括：
在所述衬底上形成所述介电层之前，在所述衬底的所述像素区上形成阻挡层，裸露出所述衬底的所述逻辑区；以及
在所述第二导电区上形成第二金属硅化物层。
4.如权利要求3所述的半导体元件的制造方法，其中形成所述第一接触窗开口的步骤是在形成所述第二金属硅化物层的步骤之后，且在形成所述第二接触窗开口步骤之前。
5.如权利要求3所述的半导体元件的制造方法，其中形成所述第一金属硅化物层的步骤是在形成所述第二金属硅化物层的步骤之后。
6.如权利要求1所述的半导体元件的制造方法，其中在所述第一接触窗开口中形成所述掺杂的多晶硅层的步骤包括：
在所述衬底上共形地形成掺杂的多晶硅材料层；
在所述掺杂的多晶硅材料层上形成掩模材料层；
进行回蚀刻制作工艺，以移除部分所述掩模材料层，在所述第一接触窗开口中形成掩模层；
以所述掩模层为掩模，回蚀所述掺杂的多晶硅材料层；以及
移除所述掩模层。
7.如权利要求5所述的半导体元件的制造方法，其中所述掩模层包括光致抗蚀剂层或是底抗反射层。
8.一种半导体元件，其特征在于，包括：
衬底，包括：
像素区，具有第一导电区；以及
逻辑区，具有第二导电区；
第一接触窗，位于所述像素区的所述介电层中，所述第一接触窗包括：
掺杂的多晶硅层，与所述第一导电区接触；
第一金属层，位于所述掺杂的多晶硅层上；
第一阻障层，位于所述第一金属层与所述掺杂的多晶硅层之间；以及
第一金属硅化物层，位于所述第一阻障层与所述掺杂的多晶硅层之间；以及
第二接触窗，位于所述逻辑区的所述介电层中，与所述第二导电区电连接，所述第二接触窗包括：
第二阻障层，与所述第二导电区接触；以及
第二金属层，位于所述第二阻障层上。
9.如权利要求8所述的半导体元件，其中部分的所述第一金属层嵌入于所述掺杂的多晶硅层中。
10.如权利要求9所述的半导体元件，其中所述掺杂的多晶硅层呈U型；所述第一金属层呈T型。
11.如权利要求8所述的半导体元件，其中：
所述第一导电区为所述像素区的第一栅极导体层，且所述第一栅极导体层与所述掺杂的多晶硅层之间无金属硅化物层；以及
所述第二导电区为所述逻辑区的第二栅极导体层。
12.如权利要求11所述的半导体元件，其中所述第一金属硅化物层高于所述第二金属硅化物层。
13.如权利要求8所述的半导体元件，其中：
所述第一导电区为所述像素区的第一掺杂区，且所述第一掺杂区与所述掺杂的多晶硅层之间无金属硅化物层；以及
所述第二导电区为所述逻辑区的第二掺杂区。
14.如权利要求13所述的半导体元件，其中所述第一金属硅化物层的顶面的高度在所述像素区的第一栅极导体层的顶面与所述介电层的顶面之间；所述第一金属硅化物层的底面的高度，在所述第一栅极导体层的所述顶面与底面之间。
15.如权利要求14所述的半导体元件，其中所述第一金属硅化物层高于所述第二金属硅化物层。
16.如权利要求8所述的半导体元件，其中所述掺杂的多晶硅层的掺杂浓度大于1×1020/cm3。
17.如权利要求8所述的半导体元件，还包括阻挡层，位于所述像素区的所述衬底与所述介电层之间，且所述第一接触窗穿过所述阻挡层。
18.如权利要求8所述的半导体元件，其中所述第二金属硅化物层包覆所述第二接触窗的底面与下侧壁。
19.如权利要求8所述的半导体元件，其中所述第二金属硅化物层的部分顶面被所述介电层覆盖。
20.一种半导体元件，其特征在于，包括：
衬底，包括：
像素区，具有第一导电区；以及
逻辑区，具有第二导电区；介电层，位于所述衬底上；
第一接触窗，位于所述介电层中，与所述第一导电区电连接；
第二接触窗，位于所述介电层中，与所述第二导电区电连接；
第一金属硅化物层，包含于所述第一接触窗中，与所述第一导电区分离；以及
第二金属硅化物层，位于所述第二接触窗与所述第二导电区之间，且与所述第二导电区接触。
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