CN112310125A - 显示基板及显示装置 - Google Patents

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Abstract

本发明提供一种显示基板及显示装置，属于显示技术领域。的问题。本发明的显示基板，其具有显示区，所述显示基板包括基底，设置在所述基底上的多条数据线和多条扇出走线；一条所述数据线连接一条扇出走线，且二者连接节点位于所述显示区；其中，所述多条数据线中至少部分数据线与所述扇出走线的所述连接节点为多个。

Description

显示基板及显示装置
技术领域
本发明属于显示技术领域，具体涉及一种显示基板及显示装置。
背景技术
随着应用场景越来越复杂，规则形状的显示面板已经不能满足用户的需要，因此异形显示面板越来越受到用户的欢迎。目前的异形显示面板一般在显示区中薄膜晶体管源、漏极所在的膜层同层设置一层扇出走线，扇出走线设置在环绕显示区的周边区的一侧，这样扇出走线占用了显示面板的边框。
由于显示区中一般仅有栅极和源、漏极两层金属层，那么扇出走线必须使用这两层金属层，因此，目前的异形显示面板的扇出走线只能设置在显示面板的周边区，增大的显示面板的边框。并且由于大尺寸高分辨率显示面板需要设置更多的扇出走线，进一步增大了显示面板的边框。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提供一种显示基板及显示装置。
第一方面，本公开实施例提供一种显示基板，其具有显示区，所述显示基板包括基底，设置在所述基底上的多条数据线和多条扇出走线；一条所述数据线连接一条扇出走线，且二者连接节点位于所述显示区；其中，所述多条数据线中至少部分数据线与所述扇出走线的所述连接节点为多个。
其中，所述多条数据线中的每条包括第一端部和第二端部，所述多条数据线中至少部分数据线与所述扇出走线的连接节点位于该数据线的第一端部和第二端部。
其中，所述多条数据线中部分所述数据线所连接的像素驱动电路的个数不同，其中，连接的所述像素驱动电路的个数大于预设值的所述数据线与所述扇出走线的连接节点为多个。
其中，所多条述数据线中的每条与所述扇出走线的连接节点的个数均为多个。
其中，所述多条数据线和所述多条扇出走线沿第一方向并排设置，且沿第二方向延伸；所述扇出走线在所述基底上的正投影覆盖所述与之连接的所述数据线在所述基底上的正投影。
其中，还包括沿第一方向并排设置的多个像素驱动电路组；所述多个像素驱动电路组中的每个包括沿第二方向并排设置的多个像素驱动电路；
位于同一所述像素驱动电路组中的各所述像素驱动电路连接同一条所述数据线；且至少部分相邻设置的所述像素驱动电路组之间设置有两条所述数据线，且这两条数据线与所述扇出走线的连接节点在第一方向上交错设置。
其中，还包括：
第一源漏金属层，设置在所述基底上，所述第一源漏金属包括所述多数据线；
第一层间绝缘层，设置在所述第一源漏金属背离所述基底的一侧；
第二源漏金属层，设置在所述第一层间绝缘层背离所述基底的一侧，所述第二源漏金属层包括所述多条扇出走线，一条所述扇出走线通过贯穿所述层间绝缘层的第一过孔与一条所述数据线连接。
其中，还包括设置在所述基底上的多个像素驱动电路和多个发光器件；所述多个像素驱动电路中的每个至少包括驱动晶体管；一个所述驱动晶体管的第二极连接一个发光器件的第一电极；
所述第二源漏金属层还包括第一转接电极，与所述一个所述驱动晶体管的第二极连接；所述显示基板还包括：
第二层绝缘层，设置在所述第二源漏金属层背离所述基底的一侧；
第二导电层，设置在所述第二层间绝缘层背离所述基底的一侧，所述第二导电层包括所述多个发光器件中的每个的第一电极；一个所述第一转接电极通过贯穿所述第二层间绝缘层的第二过孔与一个所述发光器件的第一电极连接。
其中，所述显示区的形状包括异形。
第二方面，本公开实施例提供一种显示装置，其包括上述的任意一种显示基板。
附图说明
图1为一种示例性的显示基板的部分结构示意图。
图2为一种示例性的像素驱动电路。
图3为本公开实施例的一种显示基板的部分结构示意图。
图4为本公开实施例的一条数据线和一条扇出走线的连接节点位于该数据线的第一端部和第二端部的等效电路图。
图5为本公开实施例的另一种显示基板的部分结构示意图。
图6为本公开实施例的一条数据线和一条扇出走线的连接节点位于该数据线的中心位置的等效电路图。
图7为本公开实施例的另一种显示基板的部分结构示意图。
图8为本公开实施例的下显示基板的部分截面图。
图9为本公开实施例的显示基板的版图。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在本公开实施例中第一方向和第二方向是指两个不同的方向，在附图中仅以第一方向和第二方向垂直为例进行示意，并不构成对本公开实时的限制。第一层间绝缘层是指夹设在数据线和扇出走线所在层之间的一层或者多层绝缘层；第二层间绝缘层是指夹设在第一转接电极和发光器件的第一电极所在层之间的一层或者多层绝缘层。
图1为一种示例性的显示基板的部分结构示意图；如图1所示，该显示基板为一椭圆形的显示基板，其具有显示区Q1和环绕显示区Q1的周边区Q2；其中，显示区Q1和周边区Q2均为椭圆形。在该显示基板包括基底101，设置在基底101上，且位于显示区Q1的多个沿第一方向X排布多个像素单元组，每个像素单元组包括沿第二方向Y排布的多个像素单元，每个像素单元中均包括像素驱动电路以及和像素驱动电路连接的发光器件D。其中，每个像素单元组中各个像素驱动电路连接同一条数据线1。在周边区Q2的一侧(例如：图1中的下侧位置)设置有沿第一方向X并排设置的多个第一连接焊盘，数据线1靠近第一连接焊盘的端部与扇出走线2连接，且扇出走线2还与第一连接焊盘一一对应连接。柔性线路板3(COF)上的第二连接焊盘与基底101上的第一连接焊盘绑定(bonding)连接，以为数据线1提供数据电压信号。
继续参照图1，为了实现显示装置的窄边框设置，可以将扇出走线2经由显示区Q1引出至周边区Q2，与第一连接焊盘电连接。此时数据线1和扇出走线2的连接节点位于显示区Q1内。发明人发现，目前扇出走线2与数据线1的连接节点为数据线1靠近第一连接焊盘的端部，这样一来，由于数据线1的线电阻，导致数据线1远离第一连接焊盘的端部的信号传输时延最大，也即图中A位置，导致显示装置的显示不均一。
针对上述问题，在本公开实施例中提供以下技术方案。在对下述方案描述之前对本公开实施例中所用到的一些用词进行说明。在本公开实施例中，将数据线1靠近第一连接焊盘的端部称之为第一端部p，相应的远离第一连接焊盘的端部则称之为第二端部q。其中，“端部”包括但不限于数据线1的两个端点，第一端部p则是指由数据线1的远离第一连接焊盘一端的一段线段，第二端部q则是指由数据线1的靠近第一连接焊盘一端的一段线段。在此需要说明的是，按照晶体管的特性，晶体管可以分为N型晶体管和P型晶体管，为了清楚起见，本公开的实施例以晶体管为N型晶体管(例如，N型MOS晶体管)为例详细阐述了本公开的技术方案。然而本公开的实施例的晶体管不限于N型晶体管，本领域技术人员还可以根据实际需要利用P型晶体管(例如，P型MOS晶体管)实现本公开的实施例中的一个或多个晶体管的功能。
另外，本公开的实施例中采用的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，薄膜晶体管可以包括氧化物半导体薄膜晶体管、非晶硅薄膜晶体管或多晶硅薄膜晶体管等。对于每个晶体管其均包括第一极、第二极和控制极；其中，控制极作为晶体管的栅极，第一极和第二极中的一者作为晶体管的源极，另一者作为晶体管的漏极；而晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在物理结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管，除作为控制极的栅极，直接描述了其中第一极为源极，第二极为漏极，所以本公开的实施例中全部或部分晶体管的源极和漏极根据需要是可以互换的。
图2为一种示例性的像素驱动电路；如图2所示，本公开实施例中所涉及的像素驱动电路可以包括数据写入晶体管T1、第一复位晶体管T2、第二复位晶体管T3、驱动晶体管T4；其中，数据写入晶体管T1的源极连接数据线1，数据写入晶体管T1的漏极连接N1节点，数据写入晶体管T1的栅极连接第一扫描线G1；第一复位晶体管T2的源极连接第一初始化信号线VIN1，第一复位晶体管T2的漏极连接N1节点，第一复位晶体管T2的栅极连接第二扫描线G2；第二复位晶体管T3的源极连接存储电容的第二极板，第二复位晶体管T3的漏极连接第二初始化信号线VIN2，第二复位晶体管T3的栅极连接第三扫描线G3；驱动晶体管T4的源极连接第一电源电压线VDD，驱动晶体管T4的漏极连接存储电容的第二极板和第二复位晶体管T3的源极，驱动晶体管T4的栅极连接N1节点；存储电容的第一极板连接N1节点。
在本公开实施例中，像素驱动电路除了可以为图2所示的4T1C(即四个晶体管和一个电容)结构之外，还可以为包括其他数量的晶体管和电容的电路结构，如7T1C结构、7T2C结构、6T1C结构、6T2C结构或者9T2C结构，本公开实施例对此不作限定。
发光器件DD的第一电极D1连接驱动晶体管T4的漏极，发光器件DD的第二电极D2连接第二电源电压线VSS。发光器件DD可以是微型无机发光二极管，进一步地，可以为电流型发光二极管，如微型发光二极管(Micro Light Emitting Diode，Micro LED)或者迷你发光二极管(Mini Light Emitting Diode，Mini LED)，当然，在发明实施例中的发光器件DD还可以是有机电致发光二极管(Organic Light Emitting Diode，OLED)。发光器件DD的第一电极D1和第二电极D2中的一者为阳极，另一者为阴极；在本发明实施例中以发光器件DD的第一电极D1为阳极，第二电极D2为阴极为例进行说明。
第一方面，图3为本公开实施例的一种显示基板的部分结构示意图；如图3所示，本公开实施例提供一种显示基板，其具有显示区Q1和环绕显示区Q1的周边区Q2，该显示基板包括基底101，设置在基底101上的多条数据线1和多条扇出走线2；其中，一条数据线1连接一条扇出走线2，以为像素驱动电路提供数据电压信号，且至少部分数据线1和扇出走线2的连接节点为多个，且位于显示区Q1。
参照图3，以该显示基板中的某一条数据线1与扇出走线2的连接节点为两个，且两个连接节点分别位于该数据线1的第一端部p和第二端部q；图4为本公开实施例的一条数据线和一条扇出走线的连接节点位于该数据线的第一端部和第二端部q的等效电路图。其中，如图4所示，扇出走线2的整体电阻为R1，数据线1的第二端部q到时延最大位置的寄生电阻为R2，寄生电容为C2；数据线1的第一端部p到时延最大位置的寄生电阻为R3，寄生电容为C3，根据等效电路图，计算出最大传输时延位置。以总行数为N行为例，数据线1在单行像素区域寄生电阻设为Rp，电容设为Cp，若扇出走线2与数据线1采用同样材料作为走线，则R1＝N*Rp，若传输时延最大的位置A在X行，则可以得出下列等式：
(N*Rp+(N-X)*Rp)(N-X)Cp＝X*Rp*X*Cp，
根据该公式可以得知X＝2/3N，即传输时延τ下降了到原先的44％，也即传输时延最大的位置A在该数据线1从第一端部p到第二端部q的2/3位置处。
综上，在本公开实施例中，至少部分数据线1和扇出走线2的连接节点为多个，通过该种方式可以有效的降低数据电压的传输时延。
在一些实施例中，每条数据线1均包括第一端部p和第二端部q，多条数据线1中至少部分数据线1与扇出走线2的连接节点位于该数据线1的第一端部p和第二端部q。也即，数据线1和扇出走线2的连接节点为2个，这样有助于数据线1和扇出走线2的连接。在本公开实施例中，以数据线1和扇出走线2为的连接节点为2个，且连接节点为数据线1的第一端部p和第二端部q为例进行说明。
在一些实施例中，至少部分数据线1所连接像素驱动电路的个数不同，连接的像素驱动电路的个数大于预设值的数据线1与扇出走线2的连接节点为多个。例如：当显示基板的显示区Q1为异形时，以椭圆形为例，显示区Q1中设置有沿第一方向X排布的多个像素驱动电路组，每个驱动电路组包括沿第二方向Y排布的多个像素驱动电路。由于显示区Q1为椭圆形，因此像素驱动电路组中位于显示区Q1的中间区域Q11的像素驱动电路组中像素驱动电路个数大于位于显示区Q1的边缘区域Q12的像素驱动电路组中像素驱动电路个数。在该种情况下，显示区Q1的中间区域Q11的数据线1的线长最长，故该区域的数据线1在第二端部q位置处的传输时延最大，因此可以将该区域的数据线1和扇出走线2的连接节点设计为多个，以缓解显示基板中的降低数据电压信号的传输时延。
在一个示例中，继续参照图3，当显示区Q1为异形时，例如图3中所示的椭圆形，该显示区Q1的中间区域Q11的在第二方向Y上的像素驱动电路的个数大于边缘区域Q12的像素驱动电路的个数。位于中间区域Q11的数据线1的第一端部p和第二端部q与扇出走线2电连接。按照上述等效电路和推导公式，传输时延τ下降了到原先的44％，也即传输时延最大的位置A在该数据线1从第一端部p到第二端部q的2/3位置处。
在另一个示例中，图5为本公开实施例的另一种显示基板的部分结构示意图；如图5所示，该结构与图5结构大致相同，区别在于，位于中间区域Q11的数据线1的中点与扇出走线2连接。图6为本公开实施例的一条数据线和一条扇出走线的连接节点位于该数据线的中心位置的等效电路图。数据线1的最大传输时延位中心位置。如图6所示，扇出走线2的整体电阻为R，数据线1的第二端部q到时延最大位置的寄生电阻为R，寄生电容为C；数据线1的第一端部p到时延最大位置的寄生电阻为R，寄生电容为C，根据等效电路图，计算出最大时延位置，即时延最大的位置A。以总行数为N行为例，数据线1在单行像素区域寄生电阻设为Rp，电容设为Cp，若扇出走线2与数据线1采用同样材料作为走线，则R＝(2/N)*Rp；C＝(2/N)*Cp，最大传输时延τ＝N*Rp*(2/N)*Cp＝1/2(N*Rp*N*Cp)，即最大传输时延下降50％。
在另一个示例中，图7为本公开实施例的另一种显示基板的部分结构示意图；如图7所示，该显示基板的显示区Q1为矩形，该种情况下，各个像素驱动电路组中的像素驱动电路的个数相同，每一条数据线1和扇出走线2的连接位置均位于数据线1的中心，与图7的原理相同，因此整个显示面板而言，最大传输时延均下降50％。
图8为本公开实施例的下显示基板的部分截面图，如图8所示，该截面图中示意出了驱动晶体管T4、存储电容和发光器件D结构。其中，驱动晶体管T4的有源层、源极、漏极设置在基底101上；源极和漏极可以通过对有源层的源极区和漏极区离子掺杂形成；第一栅极绝缘层102设置在驱动晶体管T4的有源层背离基底101的一侧；驱动晶体管T4的栅极和存储电容的第二极板设置第一栅极绝缘层102背离基底101的一侧；第二栅极绝缘层103设置在驱动晶体管T4的栅极背离基底101的一侧；存储电容的第一极板设置在第二栅极绝缘层103背离基底101的一侧；层间绝缘层104设置在存储电容的第一极板背离基底101的一侧；数据线1和第二转接电极5设置层间绝缘层104背离基底101的一侧，数据线1通过贯穿层间绝缘层104、第一栅极绝缘层102和第二栅极绝缘层103的第三过孔与驱动晶体管T4的源极连接；第二转接电极5通过贯穿层间绝缘层104、第一栅极绝缘层102和第二栅极绝缘层103的第四过孔与驱动晶体管T4的漏极连接；第一平坦层105和第一钝化层106依次设置在数据线1和第二转接电极5背离基底101的一侧；扇出走线2和第一转接电极4设置在第一钝化层106背离基底101的一侧，扇出走线2通过贯穿第一平坦层105和第一钝化层106的第一过孔11与数据线1连接，第一转接电极4通过贯穿第一平坦层105和第一钝化层106的第五过孔与第二转接电极5连接；第二平坦层108和第二钝化层107依次设置在扇出走线2和第一转接电极4背离基底101的一侧；发光器件D的第一电极D1、发光层D3、第二电极D2依次设置在第二钝化层107背离基底101的一侧，发光器件D的第一电极D1通过贯穿第二平坦层108和第二钝化层107的第二过孔与第一转接电极4连接。
在一些实施例中，对于每个像素驱动电路而言，可以包括依次设置在基底101上的有源半导体层，第一栅绝缘层，第一导电层，第二栅绝缘层，第二导电层，层间绝缘层104，第一源漏金属层，第一平坦层105和/或第一钝化层106，第二源漏金属层，第二平坦层108和/或第二钝化层107。发光器件D包括第一电极D1、第二电极D2，以及位于第一电极D1和第二电极D2之间的发光层D3；其中，第一电极D1和第二电极D2中的一者为阳极、另一者为阴极；在本公开实施例中以第一电极D1为阳极，第二电极D2为阴极为例进行说明。发光器件D的阳极可以位于第二平坦层108和/或第二钝化层107远离基底101的一侧。其中，各个晶体管的有源层位于有源半导体层中，且有源半导体层中和包括可以用作各个晶体管的源漏电极连接的掺杂区图案。其中，各个晶体管的栅极，存储电容的一个电极(例如：存储电容的第二极板)，第一扫描线G1、第二扫描线G2、第三扫描线G3、可以位于第一导电层中。其中，存储电容的另一个电极(例如:存储电容的第一极板)以及第一初始化信号线VIN1和第二初始化信号线VIN2可以位于第二导电层中。其中，第二转接电极5、数据线1，第一电源电压线VDD等可以位于第一源漏金属层中。其中，第一转接电极4、扇出走线2位等可以位于第二源漏金属层中。第一栅绝缘层，第二栅绝缘层，层间绝缘层104中形成有用于以上各个导电层以及有源半导体层中的图案连接的过孔。其中，第二钝化层107第二平坦层108和/或第二平坦层108第二钝化层107第二平坦层108第二钝化层107中形成有发光器件D的阳极和驱动晶体管T4漏极连接的过孔。
在一些实施例中，有源半导体层可采用半导体材料图案化形成。有源半导体层可用于制作上述的驱动晶体管T4、数据写入晶体管T1、第一复位晶体管T2和第二复位晶体管T3的有源层。有源半导体层包括各子像素的各晶体管的有源层图案(沟道区)和掺杂区图案(源漏掺杂区)。
需要说明的是，有源半导体层设置在基底101上，且在基底101和有源半导体层之间形成有缓冲层，有源层可以包括一体形成的低温多晶硅层，源极区域和漏极区域可以通过掺杂等进行导体化以实现各结构的电连接。也就是每个像素驱动电路的各晶体管的有源半导体层为由p-Si形成的整体图案，且同一像素驱动电路中的各晶体管包括掺杂区图案(即源极区域和漏极区域)和有源层图案，不同晶体管的有源层之间由掺杂结构隔开。
例如，有源半导体层可采用非晶硅、多晶硅、氧化物半导体材料等制作。需要说明的是，上述的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域。
在一些实施例中，多条数据线1和多条扇出走线2均沿第一方向X排布，并沿第二方向Y延伸；扇出走线2在基底101上的正投影覆盖与之连接的数据线1在基底101上的正投影。例如，扇出走线2位于数据线1所在层背离基底101的一侧，且在二者之间设置有层间绝缘层104(如图8中所示的第一平坦层105和第一钝化层106)，这样一来，
在一些实施例中，图9为本公开实施例的显示基板的版图；如图9所示，多个像素驱动电路组中的每个包括沿第二方向Y并排设置的多个像素驱动电路；位于同一像素驱动电路组中的各像素驱动电路连接同一条数据线1；且至少部分相邻设置的像素驱动电路组之间设置有两条数据线1，且这两条数据线1与扇出走线2的连接节点在第一方向X上交错设置。例如：显示基板中部分两相邻的像素驱动电路组镜像对称，此时这两个像素驱动电路组中的像素驱动电路所连接的数据线1位于二者之间，此时如图9所示，这两条数据线1与扇出走线2的连接节点在第一方向X上交错设置，也即两条数据线1与扇出走线2的连接的第一过孔11是交错的，这两个第一过孔11不在同一条直线上，这样一来可以有效的缓解过孔过于集中而导致显示面板不良的问题。
第二方面，本公开实施例提供一种显示装置，包括上述显示基板。需要说明的是，本实施例提供的显示装置可以为：柔性可穿戴设备、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种显示基板，其具有显示区，所述显示基板包括基底，设置在所述基底上的多条数据线和多条扇出走线；一条所述数据线连接一条扇出走线，且二者连接节点位于所述显示区；其中，所述多条数据线中至少部分数据线与所述扇出走线的所述连接节点为多个。
2.根据权利要求1所述的显示基板，其中，所述多条数据线中的每条包括第一端部和第二端部，所述多条数据线中至少部分数据线与所述扇出走线的连接节点位于该数据线的第一端部和第二端部。
3.根据权利要求1或2所述的显示基板，其中，所述多条数据线中部分所述数据线所连接的像素驱动电路的个数不同，其中，连接的所述像素驱动电路的个数大于预设值的所述数据线与所述扇出走线的连接节点为多个。
4.根据权利要求1或2所述的显示基板，其中，所多条述数据线中的每条与所述扇出走线的连接节点的个数均为多个。
5.根据权利要求1或2所述的显示基板，其中，所述多条数据线和所述多条扇出走线沿第一方向并排设置，且沿第二方向延伸；所述扇出走线在所述基底上的正投影覆盖所述与之连接的所述数据线在所述基底上的正投影。
6.根据权利要求5所述的显示基板，其中，还包括沿第一方向并排设置的多个像素驱动电路组；所述多个像素驱动电路组中的每个包括沿第二方向并排设置的多个像素驱动电路；
位于同一所述像素驱动电路组中的各所述像素驱动电路连接同一条所述数据线；且至少部分相邻设置的所述像素驱动电路组之间设置有两条所述数据线，且这两条数据线与所述扇出走线的连接节点在第一方向上交错设置。
7.根据权利要求1或2所述的显示基板，其中，还包括：
第一源漏金属层，设置在所述基底上，所述第一源漏金属包括所述多数据线；
第一层间绝缘层，设置在所述第一源漏金属背离所述基底的一侧；
第二源漏金属层，设置在所述第一层间绝缘层背离所述基底的一侧，所述第二源漏金属层包括所述多条扇出走线，一条所述扇出走线通过贯穿所述层间绝缘层的第一过孔与一条所述数据线连接。
8.根据权利要求7所述的显示基板，其中，还包括设置在所述基底上的多个像素驱动电路和多个发光器件；所述多个像素驱动电路中的每个至少包括驱动晶体管；一个所述驱动晶体管的第二极连接一个发光器件的第一电极；
所述第二源漏金属层还包括第一转接电极，与所述一个所述驱动晶体管的第二极连接；所述显示基板还包括：
第二层绝缘层，设置在所述第二源漏金属层背离所述基底的一侧；
第二导电层，设置在所述第二层间绝缘层背离所述基底的一侧，所述第二导电层包括所述多个发光器件中的每个的第一电极；一个所述第一转接电极通过贯穿所述第二绝缘层的第二过孔与一个所述发光器件的第一电极连接。
9.根据权利要求1或2所述的显示基板，其中，所述显示区的形状包括异形。
10.一种显示装置，其包括权利要求1-9中任意一项所述的显示基板。
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