CN112310084A - 集成芯片及其形成方法 - Google Patents

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CN112310084A CN202010757982.4A CN202010757982A CN112310084A CN 112310084 A CN112310084 A CN 112310084A CN 202010757982 A CN202010757982 A CN 202010757982A CN 112310084 A CN112310084 A CN 112310084A
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涂国基
石昇弘
朱文定
张智翔
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Abstract

在一些实施例中，涉及集成芯片及其形成方法。该集成芯片包括设置在衬底上方的下部介电结构内的多个下部互连层。下部绝缘结构位于下部介电结构上方，并且具有延伸穿过下部绝缘结构的侧壁。底部电极沿着下部绝缘结构的侧壁和上表面布置。下部绝缘结构的上表面延伸超过底部电极的最外侧壁。数据存储结构设置在底部电极上，并且配置为存储数据状态。顶部电极设置在数据存储结构上。底部电极的内部侧壁耦合至水平延伸表面以在底部电极的上表面内限定凹槽。水平延伸表面位于下部绝缘结构的上表面下方。

Description

集成芯片及其形成方法
技术领域
本发明的实施例涉及集成芯片及其形成方法。
背景技术
许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在通电时存储数据，而非易失性存储器能够在断电时存储数据。铁电随机存取存储器(FeRAM)器件是下一代非易失性存储技术的有前景的候选。这是因为FeRAM器件具有许多优势，包括写入时间快、耐用性高、功耗低以及对辐射损坏的敏感性低。
发明内容
本发明的实施例提供了一种集成芯片，包括：多个下部互连层，设置在衬底上方的下部介电结构内；下部绝缘结构，设置在所述下部介电结构上方，并且具有延伸穿过所述下部绝缘结构的侧壁；底部电极，沿着所述下部绝缘结构的所述侧壁和上表面布置，其中，所述下部绝缘结构的所述上表面延伸超过所述底部电极的最外侧壁；数据存储结构，设置在所述底部电极上，并且配置为存储数据状态；顶部电极，设置在所述数据存储结构上；并且其中，所述底部电极的内部侧壁耦合至水平延伸表面以在所述底部电极的上表面内限定凹槽，所述底部电极的所述水平延伸表面位于所述下部绝缘结构的所述上表面下方。
本发明的另一实施例提供了一种集成芯片，包括：多个下部互连层，设置在衬底上方的下部介电结构内；下部绝缘结构，设置在所述下部介电结构上方并且具有限定开口的侧壁；铁电随机存取存储器(FeRAM)器件，穿过所述开口延伸至所述多个下部互连层，所述铁电随机存取存储器器件包括：底部电极，沿着所述下部绝缘结构的侧壁和上表面布置，其中，所述底部电极具有耦合至水平延伸表面的内部侧壁以在所述底部电极的上表面内限定第一凹槽；铁电材料，设置在所述底部电极上；顶部电极，设置在所述铁电材料上；以及硬掩模，设置在所述顶部电极上，其中，所述铁电材料、所述顶部电极和所述硬掩模分别具有限定设置在所述底部电极的最底部表面上方的凹槽的侧壁。
本发明的又一实施例提供了一种形成集成芯片的方法，包括：在衬底上方的下部介电结构内的多个互连层上方形成下部绝缘结构；去除所述下部绝缘结构的部分以限定穿过所述下部绝缘结构延伸至所述多个互连层的开口；在所述下部绝缘结构上方顺序沉积底部电极层、铁电层、顶部电极层和硬掩模层，其中，所述底部电极层、所述铁电层、所述顶部电极层和所述硬掩模层分别具有限定设置在所述底部电极层的最底部表面上方的凹槽的侧壁；以及图案化所述底部电极层、所述铁电层、所述顶部电极层和所述硬掩模层，以限定铁电随机存取存储器(FeRAM)器件，所述铁电随机存取存储器器件具有设置在底部电极和顶部电极之间的铁电材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了具有存储器器件的集成芯片的一些实施例的截面图，该存储器器件包括底部电极，底部电极包括具有凹槽的上表面。
图2A示出了具有铁电随机存取存储器(FeRAM)器件的集成芯片的一些实施例的截面图，该铁电随机存取存储器(FeRAM)器件包括底部电极，底部电极包括具有凹槽的上表面。
图2B示出了图2A的集成芯片的一些实施例的顶视图。
图3示出了具有FeRAM器件的集成芯片的一些附加实施例的截面图，该FeRAM器件包括底部电极，底部电极包括具有凹槽的上表面。
图4A至图4B示出了具有FeRAM器件的集成芯片的一些附加实施例的截面图，该FeRAM器件包括底部电极，底部电极包括具有凹槽的上表面
图5示出了具有FeRAM器件的集成芯片的一些附加实施例的截面图，该FeRAM器件包括底部电极，底部电极包括具有凹槽的上表面。
图6示出了具有FeRAM器件的集成芯片的一些附加实施例的截面图，该FeRAM器件包括底部电极，底部电极包括具有凹槽的上表面。
图7至图17示出了形成具有FeRAM器件的集成芯片的方法的一些实施例的截面图，该方法不使用平坦化工艺来限定FeRAM器件的底部电极。
图18示出了形成具有FeRAM器件的集成芯片的方法的一些实施例的流程图，该方法不使用平坦化工艺来限定FeRAM器件的底部电极。
具体实施方式
以下公开内容提供了许多用于实现提供的主题的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
铁电随机存取存储器(FeRAM)器件的底部电极通过铁电材料与顶部电极分隔开。铁电材料具有本征电偶极子，可通过施加外部电场在相反的极性之间切换。不同的极性为FeRAM器件提供了表示不同数据状态(例如，逻辑“0”或“1”)的不同的电容，从而允许FeRAM器件数字化地存储数据。例如，在读取操作期间，可以从附接到FeRAM器件的位线上的电压感测不同的电容，以便输出由FeRAM器件存储的数据状态。
通常通过在围绕多个互连层的介电结构上方沉积下部绝缘结构来形成FeRAM器件。图案化下部绝缘结构以形成暴露多个互连层中的一个或多个的开口。在开口内和下部绝缘结构上方形成底部电极层。随后对底部电极层执行化学机械平坦化(CMP)工艺以限定基本平坦的上表面。在底部电极层的基本平坦的上表面上方形成铁电层，并且在铁电层上方形成顶部电极层。对顶部电极层和铁电层执行第一图案化工艺以限定顶部电极和铁电结构。然后沿着顶部电极的侧面形成侧壁间隔件，随后进行第二图案化工艺以限定底部电极。
由于CMP工艺是相对昂贵的工艺，因此使用CMP工艺形成底部电极的成本显著增加了形成FeRAM器件的成本。此外，已经意识到，在CMP工艺完成之后，由CMP工艺使用的浆料的残留物可能保留在衬底上。浆料残留物会积聚在随后的光刻工艺期间使用的对准标记上方，从而遮蔽对准标记。通过遮蔽对准标记，减小了上面的层的光刻工艺窗口，导致FeRAM器件的成品率和/或可靠性降低。
在一些实施例中，本发明涉及一种不使用CMP工艺形成底部电极的形成FeRAM器件的方法。通过不使用CMP工艺来形成底部电极，可以降低形成FeRAM器件的成本，并且可以改善上面的层的光刻工艺窗口。在一些实施例中，所得的FeRAM器件包括：通常与下面的下部绝缘结构的侧壁和上表面共形的底部电极；设置在底部电极上方的铁电材料；以及位于铁电材料上方的顶部电极。因为底部电极是在不使用CMP工艺的情况下形成的，所以底部电极具有限定第一凹槽的内部侧壁，第一凹槽设置在底部电极的上表面内。铁电材料和/或顶部电极设置在第一凹槽内，并且还可以具有限定附加凹槽的内部侧壁。
图1示出了具有存储器器件的集成芯片100的一些实施例的截面图，该存储器器件包括底部电极，底部电极包括具有凹槽的上表面。
集成芯片100包括布置在衬底102内的存取器件104。在一些实施例中，存取器件104可以包括晶体管器件(例如MOSFET、双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)等)。在一些实施例中，衬底102可以包括半导体材料(例如，硅、锗等)。下部介电结构106布置在衬底102上方并且围绕存取器件104。下部介电结构106还围绕多个下部互连层108，下部互连层108电耦合至存取器件104。下部绝缘结构110设置在下部介电结构106上方。下部绝缘结构110包括在多个下部互连层108的互连结构108a上方限定开口的侧壁110s。
存储器器件112设置在开口内和下部绝缘结构110的上表面110u上方。存储器器件112包括布置在底部电极114和顶部电极118之间的数据存储结构116。数据存储结构116配置为取决于施加到底部电极114和顶部电极118的偏置电压而存储第一数据状态(例如，“0”)或第二数据状态(例如，“1”)。例如，为了将第一数据状态存储在数据存储结构116内，可以将第一组偏置条件施加到底部电极114和顶部电极118。可选地，为了将第二数据状态存储在数据存储结构116内，可以将第二组偏置条件施加到底部电极114和顶部电极118。
底部电极114包括通常与互连结构108a的上表面、下部绝缘结构110的侧壁110s以及下部绝缘结构110的上表面共形的导电材料。由于底部电极114的导电材料通常与下面的层共形，所以底部电极114具有在底部电极114的上表面114u内限定第一凹槽115的内部侧壁114s和水平延伸表面114h。数据存储结构116和/或顶部电极118设置在第一凹槽115内。在一些实施例中，数据存储结构116和/或顶部电极118还可以具有限定附加凹槽的内部侧壁。
硬掩模120设置在存储器器件112上方，并且侧壁间隔件122沿着顶部电极118和硬掩模120的最外侧壁延伸。保护层124覆盖硬掩模120、侧壁间隔件122和下部绝缘结构110。在一些实施例中，硬掩模120和保护层124还可以具有限定附加凹槽的内部侧壁。上部互连结构128设置在保护层124上方的上部介电结构126内。上部互连结构128从上部介电结构126的上表面延伸至顶部电极118。
底部电极114的上表面内的第一凹槽115表示底部电极114是在不使用平坦化工艺(例如CMP工艺)的情况下形成的。通过不使用平坦化工艺而形成底部电极114，与使用CMP工艺形成底部电极的工艺相比，能够以更低的成本形成底部电极114。此外，与使用CMP工艺形成底部电极的工艺相比，也可以改善上面的层的光刻工艺窗口。
图2A示出了具有铁电随机存取存储器(FeRAM)器件的集成芯片的一些实施例的截面图200A，该FeRAM器件包括底部电极，底部电极包括具有凹槽的上表面。
如截面图200A所示，集成芯片包括设置在衬底102上方的下部介电结构106。下部介电结构106包括彼此堆叠并且由蚀刻停止层107a-107b分隔开的多个下部层间介电(ILD)层106a-106c。在一些实施例中，多个下部ILD层106a-106c可以包括二氧化硅、掺杂的二氧化硅(例如，碳掺杂的二氧化硅)、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)等中的一种或多种。在一些实施例中，蚀刻停止层107a-107b可以包括碳化硅、氮化硅、氮化钛、氮化钽等。
多个下部互连层108布置在下部介电结构106内。多个下部互连层108包括分别由多个下部ILD层106a-106c中的一个围绕的导电接触件202、互连线204和互连通孔206。例如，导电接触件202可以由第一下部ILD层106a围绕，互连线204中的第一条可以由第二下部ILD层106b围绕等。在一些实施例中，互连线204和互连通孔206分别包括围绕金属芯的扩散阻挡层。在一些实施例中，金属芯可以包括铜、钨、铝等。在一些实施例中，扩散阻挡层可以包括氮化钛、氮化钽等。在一些实施例中，金属芯和扩散阻挡层可以具有基本上共面的顶面。在其他实施例中，扩散阻挡层可以在金属芯的最外边缘之上垂直延伸。
下部绝缘结构110可以设置在多个下部ILD层106a-106c上方。在一些实施例中，下部绝缘结构110可以具有在约200埃与约400埃之间的范围内的厚度。在其他实施例中，下部绝缘结构110可以具有在约225埃与约325埃之间的范围内的厚度。下部绝缘结构110包括侧壁110s，侧壁110s限定延伸穿过下部绝缘结构110的开口。在一些实施例中，侧壁110s可以以相对于下部绝缘结构110的底面测量的锐角α定向。在一些实施例中，在相应的侧壁110s的顶部和底部之间延伸的线可以以相对于下部绝缘结构110的底面测量的锐角α定向。在一些实施例中，锐角α在约40°和约50°之间的范围内。在这样的实施例中，锐角α可以限制在上面的存储器器件的制造期间的间隙填充问题。此外，锐角α提供了上面的层的良好均匀性，这产生了上面的存储器器件的一致性能。在各个实施例中，下部绝缘结构110可以包括氧氮化硅、二氧化硅、碳化硅、氮化硅、正硅酸乙酯(TEOS)、低k电介质等中的一种或多种。
FeRAM器件208设置在下部绝缘结构110上方。FeRAM器件208包括布置在底部电极114和顶部电极118之间的铁电材料210。底部电极114、铁电材料210和顶部电极118分别具有由外部区域214横向围绕的内部区域212。内部区域212内的层分别具有凹进的水平延伸表面，该水平延伸表面横向布置在外部区域214内的相应层的上表面之间并且垂直地位于外部区域214内的相应层的上表面下方。例如，底部电极114在内部区域212内具有水平延伸表面，该水平延伸表面横向位于外部区域214内的底部电极114的上表面之间并且垂直地位于外部区域214内的底部电极114的上表面下方。
在一些实施例中，如图2B的顶视图200B所示(沿图2A的线A-A'截取)，当从FeRAM器件208的顶视图观察时，外部区域214可以以完整的环在内部区域212周围连续地延伸。在一些实施例中，底部电极114的上表面在相反的方向上延伸超过内部区域212的相对边缘达距离d1和d2，距离d1和d2基本相等。在一些这样的实施例中，底部电极114关于将底部电极114的最底部表面等分的线220基本对称。在其他实施例中，距离d1和d2可以不同，使得底部电极114关于线220不对称。
再次参考图2A的截面图200A(沿图2B的线B-B'截取)，底部电极114从位于多个下部互连层108正上方的最底部表面114b连续延伸以衬里下部绝缘结构110的侧壁110s和上表面110u。底部电极114具有设置在最底部表面114b上方的内部侧壁。内部侧壁耦合至水平延伸表面，以在底部电极114的上表面内限定第一凹槽。铁电材料210设置在第一凹槽内，并且衬里底部电极114的内部侧壁和上表面。铁电材料210具有设置在底部电极114的最底部表面上方并且在铁电材料210的上表面内限定第二凹槽的内部侧壁。顶部电极118设置在第二凹槽内并且衬里铁电材料210的内部侧壁和上表面。在一些实施例中，顶部电极118具有设置在底部电极114的最底部表面上方并且在顶部电极118的上表面内限定第三凹槽的内部侧壁。
在一些实施例中，底部电极114和顶部电极118可以包括钛、钽、钨、氮化钽、氮化钛等中的一种或多种。在一些实施例中，铁电材料210可以包括金属、金属氮氧化物或化合物-金属-氧化物。例如，在各个实施例中，铁电材料210可以包括钛酸铅、锆钛酸铅(PZT)、锆钛酸铅镧、钽酸锶铋(SBT)、钛酸铋镧(BLT)和钛酸铋钕(BNT)等。
在一些实施例中，底部电极114、铁电材料210和/或顶部电极118可以分别具有在约50埃与约150埃之间的范围内的厚度。在其他实施例中，底部电极114、铁电材料210和/或顶部电极118可以分别具有等于约100埃的厚度。底部电极114、铁电材料210和/或顶部电极118的规定厚度防止FeRAM器件208的整体高度变得足够大以在集成芯片的其他区域内(例如，在逻辑区域内)和/或在集成芯片的上面的层内出现工艺问题。在一些实施例中，底部电极114、铁电材料210和/或顶部电极118可以在最外侧壁之间分别具有基本相等的厚度。在一些可选实施例中，底部电极114、铁电材料210和/或顶部电极118的内部区域212可以具有第一厚度，底部电极114、铁电材料210和/或顶部电极118的外部区域214可以具有小于第一厚度的第二厚度。
硬掩模120设置在顶部电极118上方。侧壁间隔件122沿着顶部电极118和硬掩模120的相对侧设置。在一些实施例中，侧壁间隔件122可以包括与硬掩模120相同的材料。例如，在一些实施例中，硬掩模120和侧壁间隔件122可以包括碳化物(例如，碳化硅)、氮化物(例如，氮化硅)、氧化物(例如，氮氧化硅)等。在其他实施例中，侧壁间隔件122可以包括与硬掩模120不同的材料。在一些这样的实施例中，侧壁间隔件122和硬掩模120可以延伸至不同的高度(例如，硬掩模120的顶面可以凹进至侧壁间隔件122的顶面下方，反之亦然)。
保护层124设置在侧壁间隔件122和硬掩模120上方。保护层124从硬掩模120上方连续延伸至下部绝缘结构110。在一些实施例中，保护层124可以包括碳化物、氧化物、氮化物、TEOS(正硅酸乙酯)等。在一些实施例中，硬掩模120和保护层124可以分别具有在约50埃和约150埃之间的范围内的厚度。在其他实施例中，硬掩模120和保护层124可以分别具有等于约100埃的厚度。
上部介电结构126布置在保护层124上方。上部介电结构126可以延伸至由保护层124的侧壁限定的凹槽内。上部互连结构128设置在上部介电结构126内。上部互连结构128从上部介电结构126的上表面延伸至顶部电极118。在一些实施例中，上部介电结构126可以包括碳掺杂的二氧化硅、氧氮化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、多孔介电材料等。在各个实施例中，上部互连结构128可以包括互连通孔216和/或互连线218。在一些实施例中，上部互连结构128可以包括导电材料，诸如铜、钨和/或铝。
在操作期间，可以将偏置电压施加到底部电极114和/或顶部电极118。例如，在写入操作期间，可以施加一个或多个偏置电压来引起电荷载流子(例如，电子和/或空穴)积聚在底部电极114和/或顶部电极118中。电荷载流子生成电场，该电场延伸穿过铁电材料210。电场配置为取决于偏置电压而改变铁电材料210内的电偶极子的位置。如果铁电材料210内的电偶极子的位置限定第一极化，则FeRAM器件208将数据数字化地存储为第一位值(例如，逻辑“0”)。可选地，如果铁电材料210内的电偶极子的位置限定第二极化，则FeRAM器件208将数据数字化地存储为第二位值(例如，逻辑“1”)。
图3示出了具有FeRAM器件的集成芯片300的一些实施例的截面图，该FeRAM器件包括底部电极，底部电极包括具有凹槽的上表面。
集成芯片300包括布置在衬底102上方的下部绝缘结构110上方的FeRAM器件208。FeRAM器件208包括布置在底部电极114和顶部电极118之间的铁电材料210。在一些实施例中，底部电极114包括衬垫302和设置在衬垫302上方的导电层304。衬垫302沿着下部绝缘结构110的侧壁和上表面延伸。在一些实施例中，衬垫302可以包括氮化钛、氮化钽等。在一些实施例中，导电层304可以包括钛、钽等。
底部电极114具有设置在底部电极114的最底部表面上方的内部侧壁。内部侧壁耦合在底部电极114的水平延伸表面与底部电极114的上表面之间。在一些实施例中，底部电极114的水平延伸表面沿着与下部绝缘结构110的侧壁110s相交的第一水平面306延伸。在一些实施例中，铁电材料210和顶部电极118从下部绝缘结构110的正上方连续地延伸至沿着下部绝缘结构110的上表面110u延伸的第二水平面308下方的位置。通过将铁电材料210和顶部电极118保持在第二水平面308下方，FeRAM器件208的高度可以保持相对地较低，从而减轻了FeRAM器件上面的层的工艺问题。
硬掩模120设置在顶部电极118上方。硬掩模120包括耦合至水平延伸表面的内部侧壁。在一些实施例中，水平延伸表面沿着顶部电极118的下表面下方的第三水平面310延伸。在其他实施例(未示出)中，第三水平面310可以位于顶部电极118的顶面之上。
图4A至图4B示出具有FeRAM器件的集成芯片的一些实施例的截面图，该FeRAM器件包括底部电极，底部电极包括具有凹槽的上表面。
如图4A所示，集成芯片400包括设置在衬底102内的第一存取器件104a和第二存取器件104b。第一FeRAM器件208a耦合至第一存取器件104a，并且第二FeRAM器件208b耦合至第二存取器件104b。第一FeRAM器件208a和第二FeRAM器件208b分别具有设置在底部电极114和顶部电极118之间的铁电材料210。底部电极114具有在底部电极114的上表面内限定第一凹槽的侧壁。铁电材料210具有在铁电材料210的上表面内限定第二凹槽的侧壁。顶部电极118设置在第二凹槽内并且完全填充第二凹槽。顶部电极118具有完全位于铁电材料210上方的上表面。在一些实施例中，顶部电极118具有在第二凹槽上方连续延伸的基本平坦的上表面。
上部互连结构128延伸穿过设置在第一FeRAM器件208a上方的上部介电结构126，以接触顶部电极118。在一些实施例中，上部互连结构128可以在位于底部电极114的上表面114u正上方的位置处与顶部电极118接触。在一些附加实施例中，上部互连结构128可以在横向跨越底部电极114的上表面114u的外边缘的位置处与顶部电极118接触。在图4B所示的其他实施例中，集成芯片402包括上部互连结构128，该上部互连结构128在限制在底部电极114内的凹槽正上方的位置处与顶部电极118接触。应当理解，使上部互连结构128在底部电极内的凹槽正上方的位置处接触顶部电极118可以在用于形成上部互连结构128的光刻工艺期间降低与覆盖误差相关联的风险。
图5示出了具有FeRAM器件的集成芯片500的一些实施例的截面图，该FeRAM器件包括底部电极，底部电极包括具有凹槽的上表面。
集成芯片500包括FeRAM器件208a-208b，FeRAM器件208a-208b分别包括设置在底部电极114和顶部电极118之间的铁电材料210。硬掩模120和保护层124设置在FeRAM器件208a-208b上方。
顶部电极118具有从铁电材料210的上表面210u正上方横向延伸至底部电极114的最底部表面114b正上方的上表面118u。在一些实施例中，顶部电极118的上表面118u完全布置在底部电极114的顶部之上。在一些附加实施例中，顶部电极118的上表面118u也可以完全位于铁电材料210的顶部之上。在这样的实施例中，顶部电极118完全填充铁电材料210的上表面210u内的凹槽。在一些实施例中，顶部电极118的上表面118u是弯曲表面。
上部互连结构128延伸穿过硬掩模120和保护层124以接触顶部电极118。在一些实施例中，上部互连结构128可以在位于底部电极114的最底部表面114b正上方的位置处接触顶部电极118。在这样的实施例中，顶部电极118的上表面118u可以是倾斜的，以便以相对于水平面测量的非零角度与顶部电极118的侧壁相交。在一些实施例中，硬掩模120和保护层124还可以具有倾斜的上表面，以便以相对于水平面测量的非零角度与顶部电极118的侧壁相交。在其他实施例中(未示出)，上部互连结构128可以在与沿着顶部电极118的上表面118u的最低点横向偏移的位置处与顶部电极118接触。
图6示出了具有FeRAM器件的集成芯片600的一些实施例的截面图，该FeRAM器件包括底部电极，底部电极包括具有凹槽的上表面。
集成芯片600包括衬底102，该衬底102包括嵌入式存储器区域602和逻辑区域604。在嵌入式存储器区域602内，多个下部互连层108设置在下部介电结构106内。多个下部互连层108耦合在布置在衬底102内的存取器件104a-104b与布置在下部绝缘结构110上方的FeRAM器件208a-208b之间。FeRAM装置208a-208b分别包括设置在底部电极114和顶部电极118之间的铁电材料210。
在一些实施例中，存取器件104a-104b分别包括垂直布置在衬底102上方并且横向布置在源极区域104s和漏极区域104d之间的栅电极104g。栅电极104g可以耦合至字线WL1或WL2，而源极区域104s可以耦合至源极线SL。漏极区域104d耦合至FeRAM器件208a或208b中的一个，该FeRAM器件208a或208b进一步耦合至位线BL1或BL2。
在逻辑区域604内，在衬底102上方的下部介电结构106内设置一个或多个附加互连层608-612。一个或多个附加互连层608-612包括导电接触件608、互连线610和互连通孔612。一个或多个附加互连层608-612耦合至布置在衬底102内的逻辑器件606。在一些实施例中，逻辑器件606可以包括晶体管器件(例如，MOSFET、双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)等)。
图7至图17示出了形成具有FeRAM器件的集成芯片而不使用平坦化工艺来限定FeRAM器件的底部电极的方法的一些实施例的截面图700-1700。虽然关于方法描述了图7至图17，应当理解，图7至图17中公开的结构不限于这种方法，而是可以独立地作为独立于该方法的结构。
如图7的截面图700所示，提供了衬底102。衬底102包括嵌入式存储器区域602和逻辑区域604。存取器件104形成在衬底102的嵌入式存储器区域602内，并且逻辑器件606形成在衬底102的逻辑区域604内。在各个实施例中，衬底102可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)，诸如半导体晶圆和/或晶圆上的一个或多个管芯以及相关联的任何其他类型的半导体和/或外延层。在一些实施例中，存取器件104和/或逻辑器件606可以包括晶体管。在一些这样的实施例中，存取器件104和/或逻辑器件606可以通过在衬底102上方沉积栅极介电膜和栅电极膜来形成。随后，图案化栅极介电膜和栅电极膜以形成栅极电介质(例如104e)和栅电极(例如104g)。随后可以注入衬底102以在栅电极(例如104g)的相对侧上的衬底102内形成源极区域(例如104s)和漏极区域(例如104d)。
如图8的截面图800所示，在下部介电结构106内形成多个下部互连层108，该下部介电结构106包括位于衬底102上方的一个或多个下部层间介电(ILD)层106a-106b。在一些实施例中，一个或多个下部ILD层106a-106b可以包括由第一蚀刻停止层107a分隔开的第一下部ILD层106a和第二下部ILD层106b。在一些实施例中，多个下部互连层108可以包括导电接触件202和互连线204。在一些附加实施例(未示出)中，多个下部互连层108还可以包括互连通孔。可以通过在衬底102上方形成一个或多个下部ILD层106a-106b(例如，氧化物、低k电介质或超低k电介质)中的一个，选择性地蚀刻下部ILD层以在下部ILD层内限定导通孔和/或沟槽，在导通孔和/或沟槽内形成导电材料(例如，铜、铝等)，以及执行平坦化工艺(例如，化学机械平坦化工艺)来形成多个下部互连层108。
如图9的截面图900所示，在下部介电结构106上方形成下部绝缘结构110。在一些实施例中，下部绝缘结构110可以包括氧化物、氮化硅、碳化硅、氮氧化硅、TEOS等中的一种或多种。在一些实施例中，下部绝缘结构110可以通过一种或多种不同的沉积工艺(例如，物理气相沉积(PVD)、化学气相沉积(CVD)、PE-CVD、原子层沉积(ALD)、溅射等)形成至在约200埃和约400埃之间的范围内的厚度。
如图10的截面图1000所示，选择性地图案化下部绝缘结构110以限定延伸穿过下部绝缘结构110的多个开口1002。多个开口1002暴露多个下部互连层108的互连结构108a。在一些实施例中，可以根据设置在下部绝缘结构110上的图案化的掩模层1006，通过将下部绝缘结构110暴露于蚀刻剂1004来选择性地图案化下部绝缘结构110。在一些实施例中，图案化的掩模层1006可以包括光刻胶材料、硬掩模等。在一些实施例中，蚀刻剂1004可以包括干蚀刻剂(例如，包括氟或氯)。
如图11A的截面图1100A所示，在下部绝缘结构110上方和开口1002内形成底部电极层1102。底部电极层1102延伸穿过下部绝缘结构110至互连结构108a。底部电极层1102具有侧壁1102s和水平延伸表面1102h，该侧壁1102s和水平延伸表面1102h在底部电极层1102的上表面1102u内限定凹槽115。凹槽115位于底部电极层1102的最底部表面1102b正上方。在一些实施例中，可以通过沉积衬垫，然后沉积导电材料来形成底部电极层1102。在各个实施例中，衬垫可以包括配置为增加相邻层之间的粘附的胶层和/或配置为防止相邻层之间的扩散的扩散阻挡层。
如图11B的截面图1100B所示，铁电层1104形成在底部电极层1102上方和第一凹槽(图11A的115)内。铁电层1104具有侧壁1104s和水平延伸表面1104h，侧壁1104s和水平延伸表面1104h在铁电层1104的上表面1104u内并且在底部电极层1102的最底部表面1102b正上方限定第二凹槽1106。
如图11C的截面图1100C所示，在铁电层1104上方和第二凹槽(图11B的1106)内形成顶部电极层1108。顶部电极层1108具有侧壁1108s和水平延伸表面1108h，该侧壁1108s和水平延伸表面1108h在顶部电极层1108的上表面1108u内并且在底部电极层1102的最底部表面1102b正上方限定第三凹槽1110。
如图11D的截面图1100D所示，在顶部电极层1108上方和第三凹槽(图11C的1110)内形成硬掩模层1112。硬掩模层1112具有侧壁1112s和水平延伸表面1112h，该侧壁1112s和水平延伸表面1112h在硬掩模层1112的上表面1112u内并且在底部电极层1102的最底部表面1102b正上方限定第四凹槽1114。
如图12的截面图1200所示，执行第一图案化工艺以限定顶部电极118和硬掩模120。根据掩模层1202(例如，光刻胶材料、硬掩模等)，第一图案化工艺将硬掩模层(图11D的1112)和顶部电极层(图11D的1108)选择性地暴露于蚀刻剂1204，以限定顶部电极118和硬掩模120。
如图13的截面图1300所示，沿着顶部电极118和硬掩模120的侧壁形成侧壁间隔件122。在一些实施例中，侧壁间隔件122可以完全覆盖顶部电极118和/或硬掩模120的侧壁。在各个实施例中，侧壁间隔件122可以包括氮化硅、二氧化硅、氮氧化硅等。在一些实施例中，侧壁间隔件122可以通过在衬底上方形成间隔件层来形成。在一些实施例中，可以使用沉积技术(例如，PVD、CVD、PE-CVD、ALD、溅射等)形成间隔件层。随后将间隔件层暴露于蚀刻剂(例如干蚀刻剂)，该蚀刻剂从水平表面去除间隔件层。从水平表面去除间隔件层，留下沿着顶部电极118和硬掩模120的相对侧的间隔件层的一部分作为侧壁间隔件122。
如图14的截面图1400所示，执行第二图案化工艺以限定第一FeRAM器件208a和第二FeRAM器件208b，第一FeRAM器件208a和第二FeRAM器件208b分别包括设置在底部电极114和顶部电极118之间的铁电材料210。第二图案化工艺将铁电层(图13的1104)和底部电极层(图13的1102)选择性地暴露于蚀刻剂1402，以限定铁电材料210和底部电极114。在一些实施例中，第二图案化工艺可以进一步蚀刻下部绝缘结构110，以使得下部绝缘结构110在底部电极114的横向外侧具有比在底部电极114正下方更小的厚度。
如图15的截面图1500所示，在第一FeRAM器件208a和第二FeRAM器件208b上方形成保护层124。保护层124具有侧壁124s和水平延伸表面124h，该侧壁124s和水平延伸表面124h限定第五凹槽1502，该第五凹槽1502位于保护层124的上表面124u内并且位于底部电极114的最底部表面114b正上方。在一些实施例中，可以使用沉积技术(例如，PVD、CVD、PE-CVD、ALD、溅射等)形成保护层124。在各个实施例中，保护层124可以包括碳化硅、正硅酸乙酯(TEOS)等中的一种或多种。
如图16的截面图1600所示，在保护层124上方形成上部介电结构126。上部介电结构126形成为覆盖第一FeRAM器件208a和第二FeRAM器件208b。在一些实施例中，可以通过沉积工艺(例如，PVD、CVD、PE-CVD、ALD等)形成上部介电结构126。在各个实施例中，上部介电结构126可以包括二氧化硅、碳掺杂的二氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、多孔介电材料等。
如图17的截面图1700所示，在嵌入式存储器区域602内的上部介电结构126中形成上部互连结构128，并且在逻辑区域604内的上部介电结构126中形成一个或多个附加互连层610-612。在一些实施例中，上部互连结构128可以包括互连通孔216和互连线218。在一些实施例中，一个或多个附加互连层610-612可以包括互连通孔612和互连线610。
可以通过选择性地蚀刻上部介电结构126以在上部介电结构126内限定导通孔和/或沟槽，在导通孔和/或沟槽内形成导电材料(例如，铜、铝等)，以及执行平坦化工艺(例如，化学机械平坦化工艺)来同时形成上部互连结构128和一个或多个附加互连层610-612。在一些实施例中，平坦化工艺可以包括化学机械平坦化(CMP)工艺。
图18示出了形成具有FeRAM器件的集成芯片的方法1800的一些实施例的流程图，该方法不使用平坦化工艺来限定FeRAM器件的底部电极。
虽然本文将方法1800示出和描述为一系列动作或事件，但是应该理解，这样的动作或事件的示出顺序不应以限制性的意义来解释。例如，一些动作可以以不同的顺序发生和/或与除了本文示出和/或描述的那些动作或事件之外的其他动作或事件同时发生。另外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例。此外，本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在1802处，在衬底内形成存取器件。图7示出了对应于动作1802的一些实施例的截面图700。
在1804处，在衬底上方的下部介电结构内形成多个下部互连层。图8示出了对应于动作1804的一些实施例的截面图800。
在1806处，在下部介电结构上方形成下部绝缘结构。下部绝缘结构形成为具有位于多个下部互连层的互连结构上面的开口。图9至图10示出了对应于动作1806的一些实施例的截面图900-1000。
在1808处，在下部绝缘结构上方顺序形成底部电极层、铁电层、顶部电极层和硬掩模层。图11A至图11D示出了对应于动作1808的一些实施例的截面图1100A-1100D。
在1810处，对顶部电极层和硬掩模层执行第一图案化工艺以限定顶部电极和硬掩模。图12示出了对应于动作1810的一些实施例的截面图1200。
在1812处，沿着顶部电极和硬掩模的侧壁形成侧壁间隔件。图13示出了对应于动作1812的一些实施例的截面图1300。
在1814处，对铁电层和底部电极层执行第二图案化工艺，以限定分别具有设置在底部电极和顶部电极之间的铁电材料的第一FeRAM器件和第二FeRAM器件。图14示出了对应于动作1814的一些实施例的截面图1400。
在1816处，在第一FeRAM器件和第二FeRAM器件上方形成保护层。图15示出了对应于动作1816的一些实施例的截面图1500。
在1818处，在设置在保护层上方的上部介电结构内形成上部互连结构。图16至图17示出了对应于动作1818的一些可选实施例的截面图1600-1700。
因此，在一些实施例中，本发明涉及一种不使用平坦化工艺来限定底部电极的形成FeRAM器件的方法。所得的FeRAM器件包括底部电极，该底部电极包括具有凹槽的上表面。
在一些实施例中，本发明涉及一种集成芯片。该集成芯片包括：多个下部互连层，设置在衬底上方的下部介电结构内；下部绝缘结构，设置在下部介电结构上方，并且具有延伸穿过下部绝缘结构的侧壁；底部电极，沿着下部绝缘结构的侧壁和上表面布置，下部绝缘结构的上表面延伸超过底部电极的最外侧壁；数据存储结构，设置在底部电极上，并且配置为存储数据状态；顶部电极，设置在数据存储结构上；并且所述底部电极的内部侧壁耦合至水平延伸表面以在底部电极的上表面内限定凹槽，并且底部电极的水平延伸表面位于下部绝缘结构的上表面下方。在一些实施例中，第一水平面沿着底部电极的水平延伸表面延伸并且延伸穿过下部绝缘结构的侧壁。在一些实施例中，下部绝缘结构的侧壁以相对于沿着下部绝缘结构的底部延伸的线测量的约40°至约50°之间的角度定向。在一些实施例中，底部电极关于等分底部电极的最底部表面的线基本对称。在一些实施例中，底部电极的上表面在相反的方向上延伸超过底部电极的内部侧壁大致相等的距离。在一些实施例中，集成芯片还包括设置在顶部电极和下部绝缘结构上方的上部介电结构，以及从上部介电结构的上表面延伸至顶部电极的上部互连结构。在一些实施例中，上部互连结构在位于底部电极的最底部表面正上方的位置处与顶部电极接触。在一些实施例中，集成芯片还包括设置在顶部电极上方的硬掩模，该硬掩模沿着顶部电极的内部侧壁设置，该内部侧壁在顶部电极的上表面内限定第二凹槽。在一些实施例中，集成芯片还包括设置在数据存储结构上方并且完全覆盖顶部电极和硬掩模的最外侧壁的侧壁间隔件。在一些实施例中，集成芯片还包括设置在硬掩模上方的保护层，该保护层沿着硬掩模的内部侧壁设置，该内部侧壁在硬掩模的上表面内限定第三凹槽。在一些实施例中，上部介电结构沿着保护层的内部侧壁设置，该内部侧壁在保护层的上表面内限定第四凹槽。
在其他实施例中，本发明涉及一种集成芯片。该集成芯片包括：多个下部互连层，设置在衬底上方的下部介电结构内；下部绝缘结构，设置在下部介电结构上方并且具有限定开口的侧壁；铁电随机存取存储器(FeRAM)器件，穿过开口延伸至多个下部互连层，该FeRAM器件包括：沿着下部绝缘结构的侧壁和上表面布置的底部电极，底部电极具有耦合至水平延伸表面的内部侧壁以在底部电极的上表面内限定第一凹槽；设置在底部电极上的铁电材料和设置在铁电材料上的顶部电极；以及硬掩模，设置在顶部电极上，铁电材料、顶部电极和硬掩模分别具有限定设置在底部电极的最底部表面上方的凹槽的侧壁。在一些实施例中，顶部电极具有从铁电材料的上表面正上方横向延伸至底部电极的最底部表面正上方的上表面，整个上表面垂直位于铁电材料的上表面上方。在一些实施例中，顶部电极的上表面是弯曲表面。在一些实施例中，集成芯片还包括设置在硬掩模上的保护层，该保护层具有侧壁，该侧壁限定设置在底部电极的最底部表面上方的附加凹槽。在一些实施例中，沿着下部绝缘结构的上表面延伸的水平面与顶部电极的侧壁相交。在一些实施例中，集成芯片还包括在底部电极的上表面正上方的位置处与顶部电极的上表面接触的上部互连结构。在一些实施例中，集成芯片还包括在底部电极的最底部表面正上方的位置处与顶部电极的上表面接触的上部互连结构。在一些实施例中，集成芯片还包括设置在硬掩模上方的保护层，该保护层具有以相对于沿着保护层的上表面延伸的水平面测量的非零角度与上部互连结构相交的侧壁。
在其他实施例中，本发明涉及一种形成集成芯片的方法。该方法包括在衬底上方的下部介电结构内的多个互连层上方形成下部绝缘结构；去除下部绝缘结构的部分以限定穿过下部绝缘结构延伸至多个互连层的开口；在下部绝缘结构上方顺序沉积底部电极层、铁电层、顶部电极层和硬掩模层，底部电极层、铁电层、顶部电极层和硬掩模层分别具有限定设置在底部电极层的最底部表面上方的凹槽的侧壁；以及图案化底部电极层、铁电层、顶部电极层和硬掩模层，以限定具有设置在底部电极和顶部电极之间的铁电材料的铁电随机存取存储器(FeRAM)器件。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成芯片，包括：
多个下部互连层，设置在衬底上方的下部介电结构内；
下部绝缘结构，设置在所述下部介电结构上方，并且具有延伸穿过所述下部绝缘结构的侧壁；
底部电极，沿着所述下部绝缘结构的所述侧壁和上表面布置，其中，所述下部绝缘结构的所述上表面延伸超过所述底部电极的最外侧壁；
数据存储结构，设置在所述底部电极上，并且配置为存储数据状态；
顶部电极，设置在所述数据存储结构上；并且
其中，所述底部电极的内部侧壁耦合至水平延伸表面以在所述底部电极的上表面内限定凹槽，所述底部电极的所述水平延伸表面位于所述下部绝缘结构的所述上表面下方。
2.根据权利要求1所述的集成芯片，其中，第一水平面沿着所述底部电极的所述水平延伸表面延伸并且延伸穿过所述下部绝缘结构的所述侧壁。
3.根据权利要求1所述的集成芯片，其中，所述下部绝缘结构的所述侧壁以相对于沿着所述下部绝缘结构的底部延伸的线测量的40°至50°之间的角度定向。
4.根据权利要求1所述的集成芯片，其中，所述底部电极关于等分所述底部电极的最底部表面的线对称。
5.根据权利要求1所述的集成芯片，其中，所述底部电极的所述上表面在相反的方向上延伸超过所述底部电极的所述内部侧壁相等的距离。
6.根据权利要求1所述的集成芯片，还包括：
上部介电结构，设置在所述顶部电极和所述下部绝缘结构上方；以及
上部互连结构，从所述上部介电结构的上表面延伸至所述顶部电极。
7.根据权利要求6所述的集成芯片，其中，所述上部互连结构在位于所述底部电极的最底部表面正上方的位置处与所述顶部电极接触。
8.根据权利要求6所述的集成芯片，还包括：
硬掩模，设置在所述顶部电极上方，所述硬掩模沿着所述顶部电极的内部侧壁设置，所述顶部电极的所述内部侧壁在所述顶部电极的上表面内限定第二凹槽。
9.一种集成芯片，包括：
多个下部互连层，设置在衬底上方的下部介电结构内；
下部绝缘结构，设置在所述下部介电结构上方并且具有限定开口的侧壁；
铁电随机存取存储器(FeRAM)器件，穿过所述开口延伸至所述多个下部互连层，所述铁电随机存取存储器器件包括：
底部电极，沿着所述下部绝缘结构的侧壁和上表面布置，其中，所述底部电极具有耦合至水平延伸表面的内部侧壁以在所述底部电极的上表面内限定第一凹槽；
铁电材料，设置在所述底部电极上；
顶部电极，设置在所述铁电材料上；以及
硬掩模，设置在所述顶部电极上，其中，所述铁电材料、所述顶部电极和所述硬掩模分别具有限定设置在所述底部电极的最底部表面上方的凹槽的侧壁。
10.一种形成集成芯片的方法，包括：
在衬底上方的下部介电结构内的多个互连层上方形成下部绝缘结构；
去除所述下部绝缘结构的部分以限定穿过所述下部绝缘结构延伸至所述多个互连层的开口；
在所述下部绝缘结构上方顺序沉积底部电极层、铁电层、顶部电极层和硬掩模层，其中，所述底部电极层、所述铁电层、所述顶部电极层和所述硬掩模层分别具有限定设置在所述底部电极层的最底部表面上方的凹槽的侧壁；以及
图案化所述底部电极层、所述铁电层、所述顶部电极层和所述硬掩模层，以限定铁电随机存取存储器(FeRAM)器件，所述铁电随机存取存储器器件具有设置在底部电极和顶部电极之间的铁电材料。
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