CN112306214B - 芯片的唤醒电路及其控制方法、芯片 - Google Patents

芯片的唤醒电路及其控制方法、芯片 Download PDF

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Abstract

本发明公开了一种芯片的唤醒电路及其控制方法、芯片，所述唤醒电路包括时钟源模块和控制模块；在所述芯片未进入低功耗模式时，将所述芯片的所述唤醒引脚设置为目标电平状态；在所述芯片进入低功耗模式后，当所述唤醒引脚获取到电平输入信号时，则唤醒所述时钟源模块；所述时钟源模块用于产生设定频率的时钟来对所述电平输入信号进行采样，并将采样结果发送至所述控制模块；所述控制模块用于判断所述采样结果是否满足预设条件，若满足，则唤醒所述芯片。本发明实现了在低功耗模式下将所有时钟关闭的同时又不影响芯片的唤醒功能，从而在最大程度上降低了芯片的功耗，有效地提升了芯片的使用性能。

Description

芯片的唤醒电路及其控制方法、芯片
技术领域
本发明涉及电子技术领域，特别涉及一种芯片的唤醒电路及其控制方法、芯片。
背景技术
随着芯片规模越来越大，芯片的功耗问题也愈发凸显，功耗指标已经是衡量芯片性能的一个非常重要的指标。为了达到功耗设计指标，需要在设计与流程方面进行双重改进。在传统的芯片设计中，当芯片进入低功耗模式时，此时为了保证芯片能够唤醒，保持至少需要一个时钟一直处于开启状态，因此芯片一直处于产生功耗的状态，造成资源浪费。
发明内容
本发明要解决的技术问题是为了克服现有技术中芯片为了保证芯片唤醒保持至少一个时钟一直开启从而产生多余的功耗的缺陷，提供一种芯片的唤醒电路及其控制方法、芯片。
本发明是通过下述技术方案来解决上述技术问题：
本发明还提供一种芯片的唤醒电路，芯片包括唤醒引脚，所述唤醒电路包括时钟源模块和控制模块；
所述唤醒引脚依次与所述时钟源模块和所述控制模块电连接；
在所述芯片未进入低功耗模式时，将所述芯片的所述唤醒引脚设置为目标电平状态；
在所述芯片进入低功耗模式后，当所述唤醒引脚获取到电平输入信号时，则唤醒所述时钟源模块；
其中，所述目标电平状态对应的电平状态与所述电平输入信号的电平状态相反；
所述时钟源模块用于产生设定频率的时钟来对所述电平输入信号进行采样，并将采样结果发送至所述控制模块；
所述控制模块用于判断所述采样结果是否满足预设条件，若满足，则唤醒所述芯片。
较佳地，所述唤醒电路还包括反相器和或门模块；
所述反相器的输入端与所述唤醒引脚电连接，所述反相器的输出端与所述或门模块的一个输入端电连接，所述或门模块的输出端与所述时钟源模块的一端电连接；
所述时钟源模块的另一端的所述控制模块的一端电连接，所述控制模块的另一端与所述或门模块的另一输入端电连接。
较佳地，当所述目标电平状态为上拉状态时，所述电平输入信号为低电平信号，所述预设条件为所述采样结果包括连续第一设定周期的所述低电平信号。
较佳地，当将所述芯片的所述唤醒引脚设置为上拉状态时，所述唤醒电路还包括上拉电阻；
所述上拉电阻的一端与高电平端电连接，所述上拉电阻的另一端与所述反相器的输入端电连接。
较佳地，当所述目标电平状态为下拉状态时，所述电平输入信号为高电平信号，所述预设条件为所述采样结果包括连续第二设定周期的所述高电平信号。
较佳地，当将所述芯片的所述唤醒引脚设置为下拉状态时，所述唤醒电路还包括下拉电阻；
所述下拉电阻的一端与低电平端电连接，所述下拉电阻的另一端与所述反相器的输入端电连接。
较佳地，在所述采样结果不满足所述预设条件时，所述控制模块用于确定所述电平输入信号为干扰信号，并控制所述芯片保持低功耗模式；和/或，
所述设定频率包括所述芯片对应的最低时钟频率。
本发明还提供一种芯片，其特征在于，所述芯片包括上述的芯片的唤醒电路。
本发明还提供一种芯片的唤醒电路的控制方法，所述控制方法采用上述的芯片的唤醒电路实现，所述控制方法包括：
在所述芯片未进入低功耗模式时，将所述芯片的所述唤醒引脚设置为目标电平状态；
在所述芯片进入低功耗模式后，当所述唤醒引脚获取到电平输入信号时，唤醒所述时钟源模块；
其中，所述目标电平状态对应的电平状态与所述电平输入信号的电平状态相反；
采用所述时钟源模块产生设定频率的时钟来对所述电平输入信号进行采样，并将采样结果发送至所述控制模块；
采用所述控制模块判断所述采样结果是否满足预设条件，若满足，则唤醒所述芯片。
较佳地，当所述目标电平状态为上拉状态时，所述电平输入信号为低电平信号，所述预设条件为所述采样结果包括连续第一设定周期的所述低电平信号。
较佳地，当所述目标电平状态为下拉状态时，所述电平输入信号为高电平信号，所述预设条件为所述采样结果包括连续第二设定周期的所述高电平信号。
较佳地，所述控制方法还包括：
在所述采样结果不满足所述预设条件时，采用所述控制模块确定所述电平输入信号为干扰信号，并控制所述芯片保持低功耗模式；和/或，
所述设定频率包括所述芯片对应的最低时钟频率。
本发明的积极进步效果在于：
本发明中，通过将芯片中的一引脚设置为具有唤醒功能的唤醒引脚，并在未进入低功耗模式前将该唤醒引脚设置为目标电平状态，当该唤醒引脚中获取到电平输入信号时则唤醒时钟源模块产生时钟并对电平输入信号进行采样，当采样结果符合预设条件时则唤醒整个芯片，否则继续控制芯片处于低功耗模式，即实现了在低功耗模式下将所有时钟关闭的同时又不影响芯片的唤醒功能，从而在最大程度上降低了芯片的功耗，有效地提升了芯片的使用性能。
附图说明
图1为本发明实施例1的芯片的唤醒电路的模块示意图。
图2为本发明实施例2的芯片的唤醒电路的模块示意图。
图3为本发明实施例2的芯片的唤醒电路的第一结构示意图。
图4为本发明实施例2的芯片的唤醒电路的第二结构示意图。
图5为本发明实施例2的芯片的唤醒电路中信号变化示意图。
图6为本发明实施例4的芯片的唤醒电路的控制方法的流程图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
实施例1
如图1所示，本实施例的芯片的唤醒电路包括时钟源模块1和控制模块2；
唤醒引脚依次与时钟源模块1和控制模块2电连接。
在芯片未进入低功耗模式时，将芯片的唤醒引脚设置为目标电平状态。
在芯片进入低功耗模式后，当唤醒引脚获取到电平输入信号时，则唤醒时钟源模块1。
其中，目标电平状态对应的电平状态与电平输入信号的电平状态相反；
时钟源模块1用于产生设定频率的时钟来对电平输入信号进行采样，并将采样结果发送至控制模块2；
其中，设定频率包括但不限于芯片对应的最低时钟频率；优选地采用最低时钟频率，这样能更进一步地降低功耗。
控制模块2用于判断采样结果是否满足预设条件，若满足，则唤醒芯片。
另外，在采样结果不满足预设条件时，控制模块2用于确定电平输入信号为干扰信号，并控制芯片继续保持低功耗模式，进而实现在在低功耗模式下将所有时钟关闭的同时也不影响芯片的正常唤醒，有效地降低了功耗。
本实施例中，通过将芯片中的一引脚设置为具有唤醒功能的唤醒引脚，并在未进入低功耗模式前将该唤醒引脚设置为目标电平状态，当该唤醒引脚中获取到电平输入信号时则唤醒时钟源模块产生时钟并对电平输入信号进行采样，当采样结果符合预设条件时则唤醒整个芯片，否则继续控制芯片处于低功耗模式，即实现了在低功耗模式下将所有时钟关闭的同时又不影响芯片的唤醒功能，从而在最大程度上降低了芯片的功耗，有效地提升了芯片的使用性能。
实施例2
如图2所示，本实施例的芯片的唤醒电路是对实施例1的进一步改进，具体地：
唤醒电路还包括反相器3和或门模块4。
反相器3的输入端与唤醒引脚电连接，反相器3的输出端与或门模块4的一个输入端电连接，或门模块4的输出端与时钟源模块1的一端电连接；
时钟源模块1的另一端的控制模块2的一端电连接，控制模块2的另一端与或门模块4的另一输入端电连接。
当目标电平状态为上拉状态时，电平输入信号为低电平信号，预设条件包括采样结果包括连续第一设定周期的低电平信号。
如图3所示，当将芯片的唤醒引脚PIN设置为上拉状态时，唤醒电路还包括上拉电阻R1。
此时，上拉电阻R1的一端与高电平端电连接，上拉电阻R1的另一端与反相器3的输入端电连接。
当目标电平状态为下拉状态时，电平输入信号为高电平信号，预设条件包括采样结果包括连续第二设定周期的高电平信号。
如图4所示，当将芯片的唤醒引脚PIN设置为下拉状态时，唤醒电路还包括下拉电阻R2。
此时，下拉电阻R2的一端与低电平端电连接，下拉电阻R2的另一端与反相器3的输入端电连接。
下面结合实例具体说明：
假设芯片中最低时钟频率为32KHz，且在未进入低功耗模式时将芯片的唤醒引脚PIN设置为上拉状态。
如图5所示，从上至下分别为唤醒引脚PIN中的电平输入信号变化情况、32KHz时钟的使能端对应的信号变化情况、32KHz时钟对应的信号变化情况。
可以得知，当唤醒引脚PIN中获取到低电平信号时且该低电平仅持续30us时，32KHz时钟的使能端随之变化30us，但不足以唤醒32KHz时钟；当唤醒引脚PIN中获取到低电平信号时且该低电平仅持续60us时，32KHz时钟的使能端随之变化60us，仍然不足以唤醒32KHz时钟；当唤醒引脚PIN中获取到低电平信号时且该低电平持续90us时，32KHz时钟的使能端90us之后仍然保持高电平，唤醒32KHz时钟被唤醒，即只有在唤醒引脚PIN中低电平持续第一设定周期才能够保证唤醒32KHz时钟，进而使得芯片进入正常工作状态。
本实施例中，通过将芯片中的一引脚设置为具有唤醒功能的唤醒引脚，并在未进入低功耗模式前将该唤醒引脚设置为目标电平状态，当该唤醒引脚中获取到电平输入信号时则唤醒时钟源模块产生时钟并对电平输入信号进行采样，当采样结果符合预设条件时则唤醒整个芯片，否则继续控制芯片处于低功耗模式，即实现了在低功耗模式下将所有时钟关闭的同时又不影响芯片的唤醒功能，从而在最大程度上降低了芯片的功耗，有效地提升了芯片的使用性能。
实施例3
本实施例的芯片包括实施例1或2中任意一实施例中的芯片的唤醒电路。
本实施例中的芯片能够在低功耗模式下将所有时钟关闭的同时又不影响芯片的唤醒功能，具有功耗低的优点。
实施例4
本实施例的芯片的唤醒电路的控制方法采用实施例1或2中任意一实施例中的芯片的唤醒电路实现。
如图6所示，本实施例的芯片的唤醒电路的控制方法包括：
S101、在芯片未进入低功耗模式时，将芯片的唤醒引脚设置为目标电平状态；
S102、在芯片进入低功耗模式后，当唤醒引脚获取到电平输入信号时，唤醒时钟源模块；
其中，目标电平状态对应的电平状态与电平输入信号的电平状态相反；
S103、采用时钟源模块产生设定频率的时钟来对电平输入信号进行采样，并将采样结果发送至控制模块；
其中，设定频率包括但不限于芯片对应的最低时钟频率；优选地采用最低时钟频率，这样能更进一步地降低功耗。
S104、采用控制模块判断采样结果是否满足预设条件，若满足，则唤醒芯片；否则，采用控制模块确定电平输入信号为干扰信号，并控制芯片保持低功耗模式。
本实施例中，通过将芯片中的一引脚设置为具有唤醒功能的唤醒引脚，并在未进入低功耗模式前将该唤醒引脚设置为目标电平状态，当该唤醒引脚中获取到电平输入信号时则唤醒时钟源模块产生时钟并对电平输入信号进行采样，当采样结果符合预设条件时则唤醒整个芯片，否则继续控制芯片处于低功耗模式，即实现了在低功耗模式下将所有时钟关闭的同时又不影响芯片的唤醒功能，从而在最大程度上降低了芯片的功耗，有效地提升了芯片的使用性能。
实施例5
本实施例的芯片的唤醒电路的控制方法是对实施例4的进一步改进，具体地：
当目标电平状态为上拉状态时，电平输入信号为低电平信号，预设条件包括采样结果包括连续第一设定周期的低电平信号。
当目标电平状态为下拉状态时，电平输入信号为高电平信号，预设条件包括采样结果包括连续第二设定周期的高电平信号。
下面结合实例具体说明：
假设芯片中最低时钟频率为32KHz，且在未进入低功耗模式时将芯片的唤醒引脚PIN设置为上拉状态。
如图5所示，从上至下分别为唤醒引脚PIN中的电平输入信号变化情况、32KHz时钟的使能端对应的信号变化情况、32KHz时钟对应的信号变化情况。
可以得知，当唤醒引脚PIN中获取到低电平信号时且该低电平仅持续30us时，32KHz时钟的使能端随之变化30us，但不足以唤醒32KHz时钟；当唤醒引脚PIN中获取到低电平信号时且该低电平仅持续60us时，32KHz时钟的使能端随之变化60us，仍然不足以唤醒32KHz时钟；当唤醒引脚PIN中获取到低电平信号时且该低电平持续90us时，32KHz时钟的使能端90us之后仍然保持高电平，唤醒32KHz时钟被唤醒，即只有在唤醒引脚PIN中低电平持续第一设定周期才能够保证唤醒32KHz时钟，进而使得芯片进入正常工作状态。
本实施例中，通过将芯片中的一引脚设置为具有唤醒功能的唤醒引脚，并在未进入低功耗模式前将该唤醒引脚设置为目标电平状态，当该唤醒引脚中获取到电平输入信号时则唤醒时钟源模块产生时钟并对电平输入信号进行采样，当采样结果符合预设条件时则唤醒整个芯片，否则继续控制芯片处于低功耗模式，即实现了在低功耗模式下将所有时钟关闭的同时又不影响芯片的唤醒功能，从而在最大程度上降低了芯片的功耗，有效地提升了芯片的使用性能。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (11)

1.一种芯片的唤醒电路，其特征在于，芯片包括唤醒引脚，所述唤醒电路包括反相器、或门模块、时钟源模块和控制模块；
所述唤醒引脚依次与所述时钟源模块和所述控制模块电连接；
所述反相器的输入端与所述唤醒引脚电连接，所述反相器的输出端与所述或门模块的一个输入端电连接，所述或门模块的输出端与所述时钟源模块的一端电连接；
所述时钟源模块的另一端的所述控制模块的一端电连接，所述控制模块的另一端与所述或门模块的另一输入端电连接；
在所述芯片未进入低功耗模式时，将所述芯片的所述唤醒引脚设置为目标电平状态；
在所述芯片进入低功耗模式后，当所述唤醒引脚获取到电平输入信号时，则唤醒所述时钟源模块；
其中，所述目标电平状态对应的电平状态与所述电平输入信号的电平状态相反；
所述时钟源模块用于产生设定频率的时钟来对所述电平输入信号进行采样，并将采样结果发送至所述控制模块；
所述控制模块用于判断所述采样结果是否满足预设条件，若满足，则唤醒所述芯片，其中，所述预设条件为所述采样结果包括连续的设定周期的电平信号。
2.如权利要求1所述的芯片的唤醒电路，其特征在于，当所述目标电平状态为上拉状态时，所述电平输入信号为低电平信号，所述连续的设定周期的电平信号包括连续第一设定周期的所述低电平信号。
3.如权利要求1所述的芯片的唤醒电路，其特征在于，当将所述芯片的所述唤醒引脚设置为上拉状态时，所述唤醒电路还包括上拉电阻；
所述上拉电阻的一端与高电平端电连接，所述上拉电阻的另一端与所述反相器的输入端电连接。
4.如权利要求1所述的芯片的唤醒电路，其特征在于，当所述目标电平状态为下拉状态时，所述电平输入信号为高电平信号，所述连续的设定周期的电平信号包括连续第二设定周期的所述高电平信号。
5.如权利要求1所述的芯片的唤醒电路，其特征在于，当将所述芯片的所述唤醒引脚设置为下拉状态时，所述唤醒电路还包括下拉电阻；
所述下拉电阻的一端与低电平端电连接，所述下拉电阻的另一端与所述反相器的输入端电连接。
6.如权利要求1所述的芯片的唤醒电路，其特征在于，在所述采样结果不满足所述预设条件时，所述控制模块用于确定所述电平输入信号为干扰信号，并控制所述芯片保持低功耗模式；和/或，
所述设定频率包括所述芯片对应的最低时钟频率。
7.一种芯片，其特征在于，所述芯片包括权利要求1至6中任一项所述的芯片的唤醒电路。
8.一种芯片的唤醒电路的控制方法，其特征在于，所述控制方法采用权利要求1所述的芯片的唤醒电路实现，所述控制方法包括：
在所述芯片未进入低功耗模式时，将所述芯片的所述唤醒引脚设置为目标电平状态；
在所述芯片进入低功耗模式后，当所述唤醒引脚获取到电平输入信号时，则唤醒所述时钟源模块；
其中，所述目标电平状态对应的电平状态与所述电平输入信号的电平状态相反；
采用所述时钟源模块产生设定频率的时钟来对所述电平输入信号进行采样，并将采样结果发送至所述控制模块；
采用所述控制模块判断所述采样结果是否满足预设条件，若满足，则唤醒所述芯片。
9.如权利要求8所述的芯片的唤醒电路的控制方法，其特征在于，当所述目标电平状态为上拉状态时，所述电平输入信号为低电平信号，所述预设条件为所述采样结果包括连续第一设定周期的所述低电平信号。
10.如权利要求8所述的芯片的唤醒电路的控制方法，其特征在于，当所述目标电平状态为下拉状态时，所述电平输入信号为高电平信号，所述预设条件为所述采样结果包括连续第二设定周期的所述高电平信号。
11.如权利要求8所述的芯片的唤醒电路的控制方法，其特征在于，所述控制方法还包括：
在所述采样结果不满足所述预设条件时，采用所述控制模块确定所述电平输入信号为干扰信号，并控制所述芯片保持低功耗模式；和/或，
所述设定频率包括所述芯片对应的最低时钟频率。
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