CN112289804A - 3d存储器件的制造方法及其制造过程的中间结构 - Google Patents

Abstract

公开了一种3D存储器件的制造方法及其制造过程的中间结构，包括：在衬底上形成第一牺牲叠层结构，包括交替堆叠的多个第一层间绝缘层和多个第一牺牲层；形成贯穿第一牺牲叠层结构的第一沟道孔；在第一沟道孔中填充多晶硅以形成第一牺牲叠层结构的平整表面；在平整表面上形成第二牺牲叠层结构，包括交替堆叠的多个第二层间绝缘层和多个第二牺牲层；形成贯穿第二牺牲叠层结构的第二沟道孔，第二沟道孔与第一沟道孔对准；经第二沟道孔去除第一沟道孔中的多晶硅以形成纵向延伸的连续沟道孔；多晶硅填充第一沟道孔的上部空间并且在第一沟道孔的下部空间形成空腔；本发明可以更好的满足翘曲和缝隙要求，空腔的存在可以释放应力，提高产品的良率和可靠性。

Description

3D存储器件的制造方法及其制造过程的中间结构

技术领域

本发明涉及存储器技术领域，更具体的，涉及3D存储器件的制造方法及其制造过程的中间结构。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，可以堆叠多个层面的阵列结构以提高存储密度。例如，对于128个层面的存储单元，可以采用两个阵列结构堆叠而成，每个阵列结构包括多个(例如32或64个)层面的存储单元串，两个阵列结构的存储单元串彼此互连。每个阵列结构包括叠层结构和贯穿叠层结构的沟道柱，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱提供选择晶体管和存储晶体管的沟道层和栅介质叠层，以及采用贯穿叠层结构的导电通道实现存储单元串的互连。叠层结构中的栅极导体与导电通道彼此距离接近，二者之间由绝缘层隔开。

期望进一步改进3D存储器件的制造方法，不仅提高3D存储器件的存储密度，而且进一步简化制造工艺，降低制造成本，提高良率和可靠性。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件的制造方法，从而更好的满足翘曲(bow)要求和缝隙(seam)要求，提高产品的良率和可靠性。

根据本发明的一方面，提供一种3D存储器件的制造方法，包括：

在衬底上形成第一牺牲叠层结构，所述第一牺牲叠层结构包括交替堆叠的多个第一层间绝缘层和多个第一牺牲层；形成贯穿所述第一牺牲叠层结构的第一沟道孔；在所述第一沟道孔中填充多晶硅以形成所述第一牺牲叠层结构的平整表面；在所述平整表面上形成第二牺牲叠层结构，所述第二牺牲叠层结构包括交替堆叠的多个第二层间绝缘层和多个第二牺牲层；形成贯穿所述第二牺牲叠层结构的第二沟道孔，所述第二沟道孔与所述第一沟道孔对准；以及经由所述第二沟道孔去除所述第一沟道孔中的多晶硅以形成纵向延伸的连续沟道孔，其中，所述多晶硅填充所述第一沟道孔的上部空间并且在所述第一沟道孔的下部空间形成空腔。

可选的，填充多晶硅的步骤包括：在所述多个第一牺牲层位于所述第一沟道孔中的端部横向生长多晶硅以形成横向延伸的连续层，所述连续层封闭所述第一沟道孔的下部空间；以及在所述连续层上生长多晶硅形成填充所述第一沟道孔的上部空间的多晶硅。

可选的，所述多个第一牺牲层由氮化硅组成，所述多个第一层间绝缘层由氧化硅组成。

可选的，横向生长多晶硅的步骤包括：在所述多个第一牺牲层中上部层面的至少一个第一牺牲层中富含硅，使得所述至少一个第一牺牲层端部的横向生长速度大于其下部层面的第一牺牲层端部的横向生长速度。

可选的，所述3D存储器件还包括：硅插塞，所述硅插塞的上表面高于所述半导体衬底的上表面，并被所述第一牺牲叠层结构底部的至少一个第一层间绝缘层覆盖，在第一牺牲叠层结构形成所述第一沟道孔时，并未使所述硅插塞暴露。

可选的，经由所述第二沟道孔去除所述第一沟道孔中的多晶硅以形成纵向延伸的连续沟道孔时，同时去除所述硅插塞上的所述第一层间绝缘层，使所述硅插塞至少部分地暴露。

可选的，形成所述第一牺牲叠层结构的所述平整表面的方法包括：使用化学机械研磨去除所述多晶硅高于所述第一牺牲叠层结构的上表面的部分。

可选的，在所述第一沟道孔中填充多晶硅的过程，在700℃以上进行。

可选的，所述3D存储器件的制造方法，还包括：形成覆盖所述连续沟道孔的侧壁以及底部的功能层和保护层。

可选的，所述功能层包括：在所述沟道孔的侧壁上沉积氧化物形成栅介质层；在所述栅介质层的表面上沉积氮化物形成电荷存储层；在所述电荷存储层的表面上沉积氧化物形成隧穿介质层。

可选的，所述保护层包括：形成覆盖所述功能层的多晶硅层。

根据本发明的另一方面，提供一种3D存储器件制造过程的中间结构，包括：衬底；所述衬底之上的第一牺牲叠层结构，所述第一牺牲叠层结构包括交替堆叠的多个第一层间绝缘层和多个第一牺牲层；贯穿所述第一叠层结构的第一沟道孔；填充在所述第一沟道孔中的多晶硅，用于在所述第一牺牲叠层结构的上表面形成平整表面；在所述平整表面上形成的第二牺牲叠层结构，所述第二牺牲叠层结构包括交替堆叠的多个第二层间绝缘层和多个第二牺牲层；其中，所述多晶硅填充在所述第一沟道孔的上部空间并且在所述第一沟道孔的下部空间形成空腔。

可选的，所述多个第一牺牲层包括氮化硅，所述多个第一层间绝缘层包括氧化硅。

可选的，所述多个第一牺牲层中上部层面的至少一个第一牺牲层为富含硅的第一牺牲层。

多晶硅的填充工艺在700℃以上的温度下进行，生长的多晶硅无需结晶，不会对翘曲产生影响，且在生长的过程中缝隙容易控制，可以保证缝隙满足工艺要求。

进一步的，第一沟道孔中存在空腔，可以释放半导体结构的应力。平坦化后的多晶硅位于第一沟道孔的上部空间，并未填充满整个第一沟道孔，在第一沟道孔的下部空间形成一个空腔，可以吸收在制造工艺中产生的应力，不仅更好地满足翘曲要求和缝隙要求，还可以有效地避免在生产或者运输过程中因半导体结构的应力得不到有效释放导致半导体结构的形变和/或断裂，有利于提高产品的良率和可靠性。

因填充后的第一沟道孔中有空腔存在，本发明的刻蚀速度更快。在刻蚀过程中只需要刻蚀多晶硅以及多晶硅种子，多晶硅只填充于第一沟道孔中位于富含硅的第一牺牲层之上的上部空间中，相比于在整个第一沟道孔中填充牺牲层，本发明所需刻蚀的牺牲层较少，刻蚀速度更快，易于清洗，且可以使用TMAH(氢氧化四甲基胺)或CL2(氯气)更快速地去除。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。

图2示出根据本发明实施例的3D存储器件的透视图。

图3a至3i示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件或者模块采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件或称元件或电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的，或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

同时，在本专利说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域普通技术人员应当可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本专利说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。

此外，还需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在理想的工艺中，采用单蚀刻步骤形成贯穿叠层结构的沟道柱和导电通道。对于小尺寸的沟道柱而言，进一步的特征尺寸(CD)缩小和形状优化是提高存储密度的关键。然而，由于蚀刻工艺的限制，实际上难以采用单蚀刻步骤形成贯穿叠层结构的沟道孔。为了克服该工艺限制，已经提出分别制造多个阵列结构，以及将多个阵列结构堆叠成3D存储器件的方法。在该3D存储器件中，多个阵列结构之间设置有互连结构。

本申请的发明人发现，在给第一沟道孔填充牺牲层时容易俘获缺陷，通常使用多晶硅沉积，在使用非晶硅(Amorphous silicon)沉积时，缝隙(seam)符合工艺要求，但结晶会造成极大的翘曲(bow)；在使用未掺杂多晶硅(undoped polysilicon)沉积时，无需结晶不会产生较大的翘曲，但沉积产生的缝隙不符合工艺要求。因而两者均不能作为良好的底层来进行进一步堆叠、蚀刻以及进行其它后续工艺，从而影响产品良率。因此，期待进一步改进堆叠结构中第一沟道孔的填充方法以提高产品的良率和可靠性。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至第一选择线SSL，第二选择晶体管Q2的栅极连接至第二选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4中的相应字线。

如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体109b和109c，存储晶体管M1至M4分别包括栅极导体109a。栅极导体109a、109b和109c与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体109a与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体109b和109c与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅及氮氧化硅，栅极导体109a、109b和109c由金属组成，例如钨。沟道层111用于提供选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。在沟道柱110中，第一选择晶体管Q1和第二选择晶体管Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，第二控制栅选择线(Gate Selective Line)GSL偏置到大约零伏电压，使得对应于第二控制栅选择线GSL的选择晶体管Q2断开，第一源级选择线(Source Selective Line)SSL偏置到高电压VDD，使得对应于第一选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出根据本发明实施例的3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件200包括堆叠的第一阵列结构和第二阵列结构。每个阵列结构包括3*3共计9个存储单元串100，每个存储单元串100包括4个存储单元，从而分别形成3*3*4共计36个存储单元的存储器阵列。3D存储器件200中的第一阵列结构和第二阵列结构共计形成72个存储单元。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

以3D存储器件200中的第一阵列结构为例，在半导体衬底101上形成第一栅叠层结构和贯穿所述第一栅叠层结构的多个沟道柱110。优选地，在第一栅叠层结构中，相邻的栅极导体109之间彼此采用层间绝缘层隔开。在图中未示出层间绝缘层。沟道柱110的内部结构如图1b所示，在此不再进行详细说明。

第一阵列结构中的存储单元串分别包括各自的沟道柱110，以及公共的栅极导体109。栅极导体109与存储单元串100中的晶体管的堆叠顺序一致。在沟道柱110的中间部分，栅极导体109与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体109与沟道柱110内部的沟道层111和阻挡介质层114一起，形成第一选择晶体管Q1和第二选择晶体管Q2。

第二阵列结构包括半导体层201以及在半导体层201下方形成的第二栅叠层结构。第二阵列结构与第一阵列结构基本相同，但是在垂直方向上晶体管的堆叠顺序与第一阵列结构相反。在第一阵列结构中，第一栅叠层结构位于半导体衬底101的上方。在第二阵列结构中，第二栅叠层结构位于半导体层201的下方。在半导体层201上形成第二栅叠层结构和贯穿所述栅叠层结构的多个沟道柱210。优选地，在第二栅叠层结构中，相邻的栅极导体209之间彼此采用层间绝缘层隔开。

互连结构位于第一阵列结构和第二阵列结构之间。互连结构包括多条位线302。第一阵列结构和第二阵列结构共用多条位线302。如图所示，第一阵列结构中的沟道柱110从半导体衬底101向上延伸至相应的位线302，第二阵列结构中的沟道柱210从半导体层201向下延伸至相应的位线302。

在该实施例中，第一阵列结构中的沟道柱110和第二阵列结构中的沟道柱210分别排列成阵列，不仅贯穿各自的栅叠层结构，而且第一阵列结构中的沟道柱110的第一端和第二阵列结构中的相应沟道柱210的第一端连接至互连层中的公共位线302。进一步地，第一阵列结构中的沟道柱110的第二端共同连接至半导体衬底101，形成共源极连接，第二阵列结构中的沟道柱210的第二端共同连接至半导体层201，形成共源极连接。

第一阵列结构还可以包括伪沟道柱140，第二阵列结构还可以包括伪沟道柱240。伪沟道柱140和240与沟道柱110和210的内部结构可以相同，并且至少穿过栅叠层结构中的至少一部分栅极导体。然而，伪沟道柱140和240并未与位线302相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，伪沟道柱140和240也没有形成有效的存储单元。

第一阵列结构和第二阵列结构中的第一选择晶体管的栅极导体由栅线缝隙151(gate line slit)分割成不同的栅线。同一行的多个第一选择晶体管的栅极导体共同连接至同一条第一选择线。

第一阵列结构和第二阵列结构中的存储晶体管的栅极导体分别连接至各自的字线。如果存储晶体管的栅极导体由栅线缝隙151分割成不同的栅线，则同一层面的的存储晶体管的栅极导体经由相应的导电通道到达互连层，从而彼此互连，然后经由导电通道连接至同一条字线(即字线WL1至WL4之一)。

第一阵列结构和第二阵列结构中的第二选择晶体管的栅极导体连接至各自的第二选择线。如果第二选择晶体管的栅极导体由栅线缝隙151分割成不同的栅线，则多个第二选择晶体管的栅极导体经由相应的导电通道到达互连层，从而彼此互连，然后经由导电通道连接至同一条第二选择线。

优选地，在第一阵列结构的衬底半导体衬底101中例如包括CMOS电路。采用导电通道提供CMOS电路与外部电路之间的电连接。

第一阵列结构和第二阵列结构包括由隔离层121围绕的绝缘区域，在该区域中，与栅叠层结构不同，该部分仍然保留着牺牲叠层结构，其中，多个牺牲层和多个层间绝缘层交替堆叠。在绝缘区域中，导电通道123例如是多个导电柱组成的阵列，分别从第一阵列结构的半导体衬底101向上延伸，依次贯穿第一阵列结构的牺牲叠层结构、第二阵列结构的牺牲叠层结构、第二阵列结构的半导体层201，到达第二阵列结构的顶部。

在该实施例中，该3D存储器件中的位线302位于第一阵列结构和第二阵列结构之间，位线兼作为不同层面的阵列结构之间的互连，从而可以简化制造工艺和减小3D存储器件的尺寸。此外，第二阵列结构中的沟道柱210可以直接形成在位线302的表面上。第二阵列结构中的沟道柱210与多个位线302对准，由于多个位线302的表面尺寸较大并且排列成图案，因此，采用位线作为互连可以便于对准和提高良率。

图3a至3i示出根据本发明实施例的3D存储器件的制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。

为了描述简便，图3a至图3h只部分地示出了半导体结构的截面。

该方法开始于已经在半导体衬底101上形成第一牺牲叠层结构S01以及第一沟道孔440的第一阵列结构L01，硅插塞430被第一层间绝缘层覆盖，如图3a所示。

第一阵列结构L01包括半导体衬底101及其上的第一牺牲叠层结构S01。该第一牺牲叠层结构S01包括交替堆叠的多个第一层间绝缘层420和多个第一牺牲层410。此处以第一牺牲叠层结构S01包括五个第一层间绝缘层420以及四个第一牺牲层410为例，应当理解，本发明不局限于此。在该实施例中，半导体衬底101例如是单晶硅衬底，第一层间绝缘层420例如由氧化硅组成，第一牺牲层410例如由氮化硅组成。

多个第一牺牲层410中上部层面的至少一个第一牺牲层410中富含硅，例如最上层的第一牺牲层411中硅的含量大于其它第一牺牲层410中硅的含量；如后文所述，在对第一沟道孔440填充时，选择性外延(Selective Epitaxial Growth，SEG)容易在第一牺牲层411上生长，二氧化硅不在第一牺牲层411上生长。

进一步的，使用选择性外延生长的原理在多个第一牺牲层410位于所述第一沟道孔440中的端部横向生长多晶硅，以形成多个多晶硅种子450，如图3b所示。由于硅插塞430被第一层间绝缘层420覆盖，故多晶硅不会在硅插塞430上形成多晶硅种子。用于选择性外延地生长多晶硅种子450的制造工艺可以包括但不限于：气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合。

多晶硅在富含硅的第一牺牲层411端部的横向生长速度大于其下部层面的第一牺牲层410端部的横向生长速度，率先在第一沟道孔440中形成横向延伸的连续层451，所述连续层451封闭第一沟道孔440的下部空间，从而形成空腔441，如图3c所示。

进一步的，如图3d所示，使用诸如PVD、CVD、ALD、电镀、化学镀或者其任意组合的一种或多种薄膜沉积工艺来沉积多晶硅460，以填充第一沟道孔440(如图3a所示)位于连续层451之上的上部空间。

因工艺原因，填充完成后，多晶硅460的上表面略高于位于第一牺牲叠层结构S01的上表面，此时使用化学机械研磨(Chemical-Mechanical Polishing，CMP)的工艺去除多晶硅460高于第一叠层结构的上表面的部分，使第一牺牲叠层结构S01的上表面平坦化，形成平整表面401，如图3e所示。

上述多晶硅460的填充工艺在700℃以上的温度下进行，生长的多晶硅无需结晶，不会对翘曲产生影响，且在生长的过程中缝隙容易控制，可以保证缝隙满足工艺要求。

进一步的，平坦化后的多晶硅460位于第一沟道孔440的上部空间，并未填充满整个第一沟道孔440，在第一沟道孔440的下部空间形成一个空腔441，可以吸收在制造工艺中产生的应力，不仅更好地满足翘曲要求和缝隙要求，还可以有效地避免在生产或者运输过程中因半导体结构的应力得不到有效释放导致半导体结构的形变和/或断裂，有利于提高产品的良率和可靠性。

进一步的，在平整表面401上形成第二阵列结构L02，如图3f所示，第二阵列结构L02与第一阵列结构L01类似，包括第二牺牲叠层结构S02，该第二牺牲叠层结构S02包括交替堆叠的多个第二层间绝缘层422和多个第二牺牲层412，可以通过包括但不限于CVD、PVD、ALD或者其任意组合的一种或多种薄膜沉积工艺来形成第二牺牲叠层结构S02。此处以第二牺牲叠层结构S02包括三个第二层间绝缘层422以及三个第二牺牲层412为例，应当理解，本发明不局限于此。

进一步的，如图3g所示，形成垂直地延伸穿过第二牺牲叠层结构S02以暴露多晶硅460的第二沟道孔470，第二沟道孔470与第一沟道孔440(如图3a中所示)对准，以便暴露多晶硅460的至少一部分。如后文所述，在去除多晶硅460之后，可以连接第二沟道孔470和第一沟道孔440。在一些实施例中，用于形成第二沟道孔470的制造工艺包括湿法刻蚀和/或干法刻蚀(诸如DRIE)。在一些实施例中，第二沟道孔470延伸到部分的多晶硅460中，穿过第二牺牲叠层结构S02的刻蚀工艺可能不在多晶硅460的顶表面处停止，而是继续刻蚀部分的多晶硅460。在一些实施例中，在刻蚀第二牺牲叠层结构S02之后，使用单独的刻蚀工艺来刻蚀部分的多晶硅460。

进一步的，去除多晶硅460以及多晶硅种子450，并去除覆盖在硅插塞430上的第一层间绝缘层420，使硅插塞430的上表面部分或全部暴露。在一些实施例中，刻蚀多晶硅460以及多晶硅种子450以暴露硅插塞430，如图3g所示。在某些实施例中，通过湿法刻蚀和/或干法刻蚀以暴露硅插塞430，在第一牺牲叠层结构S01中去除多晶硅460以及多晶硅种子450，在去除多晶硅460以及多晶硅种子450之后，第一沟道孔440再次变得开放，并与第二沟道孔470连通，形成连续沟道孔480，如图3h所示。

因填充后的第一沟道孔440中有空腔441存在，在刻蚀过程中只需要刻蚀多晶硅460以及多晶硅种子450，多晶硅460只填充于第一沟道孔440中位于富含硅的第一牺牲层411之上的上部空间中，相比于整个第一沟道孔440中填充牺牲层，本发明所需刻蚀的牺牲层较少，刻蚀速度更快，易于清洗，且可以使用TMAH(氢氧化四甲基胺)或CL2(氯气)更快速地去除。

进一步的，沿着连续沟道孔480的侧壁和底部形成功能层490和保护层494。在一些实施例中，为了形成功能层490和保护层494，沿着沟道孔380的侧壁和底部沉积栅介质层491，在栅介质层491的表面上沉积氮化物形成电荷存储层492，在电荷存储层492的表面上沉积氧化物形成隧穿介质层493，以及在隧穿介质层493之上沉积保护层494。在一些实施例中，栅介质层491包括氧化硅，电荷存储层492包括氮化硅，隧穿介质层493包括氧化硅，以及保护层494包括多晶硅。其后形成完整半导体产品的工艺与现有技术相同，此处不再赘述。

应当说明，本领域普通技术人员可以理解，本文中使用的与电路运行相关的词语“期间”、“当”和“当……时”不是表示在启动动作开始时立即发生的动作的严格术语，而是在其与启动动作所发起的反应动作(reaction)之间可能存在一些小的但是合理的一个或多个延迟，例如各种传输延迟等。本文中使用词语“大约”或者“基本上”意指要素值(element)具有预期接近所声明的值或位置的参数。然而，如本领域所周知的，总是存在微小的偏差使得该值或位置难以严格为所声明的值。本领域已恰当的确定了，至少百分之十(10％)(对于半导体掺杂浓度，至少百分之二十(20％))的偏差是偏离所描述的准确的理想目标的合理偏差。当结合信号状态使用时，信号的实际电压值或逻辑状态(例如“1”或“0”)取决于使用正逻辑还是负逻辑。

依照本发明的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求及其等效物所界定的范围为准。

Claims (14)

1.一种3D存储器件的制造方法，包括：

在衬底上形成第一牺牲叠层结构，所述第一牺牲叠层结构包括交替堆叠的多个第一层间绝缘层和多个第一牺牲层；

形成贯穿所述第一牺牲叠层结构的第一沟道孔；

在所述第一沟道孔中填充多晶硅以形成所述第一牺牲叠层结构的平整表面；

在所述平整表面上形成第二牺牲叠层结构，所述第二牺牲叠层结构包括交替堆叠的多个第二层间绝缘层和多个第二牺牲层；

形成贯穿所述第二牺牲叠层结构的第二沟道孔，所述第二沟道孔与所述第一沟道孔对准；以及

经由所述第二沟道孔去除所述第一沟道孔中的多晶硅以形成纵向延伸的连续沟道孔，

其中，所述多晶硅填充所述第一沟道孔的上部空间并且在所述第一沟道孔的下部空间形成空腔。

2.根据权利要求1所述的3D存储器件的制造方法，其中，填充多晶硅的步骤包括：

在所述多个第一牺牲层位于所述第一沟道孔中的端部横向生长多晶硅以形成横向延伸的连续层，所述连续层封闭所述第一沟道孔的下部空间；以及

在所述连续层上生长多晶硅形成填充所述第一沟道孔的上部空间的多晶硅。

3.根据权利要求2所述的3D存储器件的制造方法，其中，所述多个第一牺牲层由氮化硅组成，所述多个第一层间绝缘层由氧化硅组成。

4.根据权利要求3所述的3D存储器件的制造方法，其中，横向生长多晶硅的步骤包括：

在所述多个第一牺牲层中上部层面的至少一个第一牺牲层中富含硅，使得所述至少一个第一牺牲层端部的横向生长速度大于其下部层面的第一牺牲层端部的横向生长速度。

5.根据权利要求1所述的3D存储器件的制造方法，所述3D存储器件还包括：硅插塞，所述硅插塞的上表面高于所述半导体衬底的上表面，并被所述第一牺牲叠层结构底部的至少一个第一层间绝缘层覆盖，在第一牺牲叠层结构形成所述第一沟道孔时，并未使所述硅插塞暴露。

6.根据权利要求5所述的3D存储器件的制造方法，经由所述第二沟道孔去除所述第一沟道孔中的多晶硅以形成纵向延伸的连续沟道孔时，同时去除所述硅插塞上的所述第一层间绝缘层，使所述硅插塞至少部分地暴露。

7.根据权利要求1所述的3D存储器件的制造方法，形成所述第一牺牲叠层结构的所述平整表面的方法包括：使用化学机械研磨去除所述多晶硅高于所述第一牺牲叠层结构的上表面的部分。

8.根据权利要求1所述的3D存储器件的制造方法，在所述第一沟道孔中填充多晶硅的过程，在700℃以上进行。

9.根据权利要求1所述的3D存储器件的制造方法，还包括：

形成覆盖所述连续沟道孔的侧壁以及底部的功能层和保护层。

10.根据权利要求9所述的3D存储器件的制造方法，所述功能层包括：

在所述沟道孔的侧壁上沉积氧化物形成栅介质层；

在所述栅介质层的表面上沉积氮化物形成电荷存储层；

在所述电荷存储层的表面上沉积氧化物形成隧穿介质层。

11.根据权利要求9所述的3D存储器件的制造方法，所述保护层包括：

形成覆盖所述功能层的多晶硅层。

12.一种3D存储器件制造过程的中间结构，包括：

衬底；

所述衬底之上的第一牺牲叠层结构，所述第一牺牲叠层结构包括交替堆叠的多个第一层间绝缘层和多个第一牺牲层；

贯穿所述第一叠层结构的第一沟道孔；

填充在所述第一沟道孔中的多晶硅，用于在所述第一牺牲叠层结构的上表面形成平整表面；

在所述平整表面上形成的第二牺牲叠层结构，所述第二牺牲叠层结构包括交替堆叠的多个第二层间绝缘层和多个第二牺牲层；

其中，所述多晶硅填充在所述第一沟道孔的上部空间并且在所述第一沟道孔的下部空间形成空腔。

13.根据权利要求12所述的中间结构，所述多个第一牺牲层包括氮化硅，所述多个第一层间绝缘层包括氧化硅。

14.根据权利要求12所述的中间结构，所述多个第一牺牲层中上部层面的至少一个第一牺牲层为富含硅的第一牺牲层。

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