CN112286863A - 处理暨存储电路 - Google Patents

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Abstract

本案公开一种处理暨存储电路，包含仲裁器、至少一第一级内存单元、中央处理单元以及至少一硬件加速引擎。第一级内存单元电性连接仲裁器，中央处理单元电性连接仲裁器并具有一第二级内存单元，中央处理单元通过仲裁器存取第一级内存单元，且中央处理单元于存取数据时，是优先存取第一级内存单元；硬件加速引擎电性连接仲裁器，以通过仲裁器存取第一级内存单元。其中，仲裁器设定中央处理单元存取第一级内存单元的优先权大于硬件加速引擎。

Description

处理暨存储电路
技术领域
本案是有关一种***单芯片(SOC)电路，特别是关于一种适用于数据存取密集的处理暨存储器电路。
背景技术
在***单芯片(SOC)产品中，会制订多种硬件加速引擎来协助中央处理单元(CPU)处理数据。如图1所示，图1为现有技术的硬件加速引擎来协助中央处理单元(CPU)处理数据。硬件加速引擎需要处理的数据需要通过总线来存取具有存储地址范围的内存(例如，数据是暂存于中央处理单元内部的内存或是连接总线的外部主存储器)。中央处理单元存取数据也是通过总线进行，也可以是中央处理单元内部的数据存取信道，这往往取决于所述数据存储位置是在中央处理单元(CPU)内的内存还是在外部的主存储器中。数据存储在中央处理单元内部的内存可以减少读取延迟，但中央处理单元内部的内存的容量往往无法太大。若***单芯片是使用于数据存取密集的存储设备产品(如：固态硬盘(SSD)、U盘)时，上述的读取延迟将严重影响整个存储设备产品的效能。
由图1可知，无论数据是存储在中央处理单元的内存，还是连接总线的外部主存储器，对于硬件加速引擎而言，存取数据时都要先获得存取总线的权限后才能通过总线存取数据，对于数据存取密集型算法而言，不论是中央处理单元或是硬件加速引擎，皆需要密集存取总线，大部分的时间都消耗在总线上读取数据操作的延迟，而严重影响整个***单芯片(SOC)的效能。且总线上的其他电路愈多或/及总线架构愈复杂的***，因需先获得存取总线的权限，始可通过总线读取数据操作的延迟也会愈大，而无法有效加速处理时间。
发明内容
为了解决通过总线读取数据所造成的延迟的技术问题，本发明提供一种处理暨存储电路，以最优化数据通路的延迟，进而提高硬件加速引擎的性能。
本发明提供一种处理暨存储电路，包含仲裁器、至少一第一级内存单元、中央处理单元以及至少一硬件加速引擎。第一级内存单元电性连接仲裁器，中央处理单元电性连接仲裁器并具有一第二级内存单元，中央处理单元通过仲裁器存取第一级内存单元，且中央处理单元于存取数据时，是优先存取第一级内存单元；硬件加速引擎是电性连接仲裁器，以通过仲裁器存取第一级内存单元。其中，仲裁器设定中央处理单元存取第一级内存单元的优先权大于硬件加速引擎。
综上所述，本案在保证中央处理单元访问速度的情况下，将硬件加速引擎于物理实现上与内存紧耦合在一起，以减少中央处理单元及硬件加速引擎存取数据的时间开销，让数据通路的延迟最优化，进而提高硬件加速引擎的性能。
底下借由具体实施例配合所附的图式详加说明，当更容易了解本案的目的、技术内容及其所达成的功效。
附图说明
图1为是为现有技术的***单芯片(SOC)电路的示意框图。
图2为根据本案一实施例的处理暨存储电路的示意框图。
图3为根据本案一实施例的中央处理单元的示意框图。
图4为根据本案另一实施例的中央处理单元的示意框图。
图5为根据本案另一实施例的处理暨存储电路的示意框图。
图6为根据本案一实施例的仲裁器的时序示意图。
具体实施方式
以下将配合相关图式来说明本案的实施例。在这些图式中，相同的标号表示相同或类似的组件或电路。
必须了解的是，使用在本说明书中的“包含”、“包括”等词，是用于表示存在特定的技术特征、数值、方法步骤、作业处理、组件和/或组件，但并不排除可加上更多的技术特征、数值、方法步骤、作业处理、组件，或以上的任意组合。
图2为根据本案一实施例的处理暨存储电路的示意框图，请参阅图2所示，处理暨存储电路10包含仲裁器12、内部总线13、至少一第一级内存单元14、中央处理单元16以及至少一硬件加速引擎18，且仲裁器12、第一级内存单元14、中央处理单元16及硬件加速引擎18是电性连接内部总线13，在此实施例中，至少一第一级内存单元14是以三个为例，但不以此为限，第一级内存单元14用以暂时存储(缓存)数据。第一级内存单元14及中央处理单元16是通过内部总线13电性连接仲裁器12，且中央处理单元16内部具有第二级内存单元20，中央处理单元16通过仲裁器12及内部总线13存取第一级内存单元14内的数据，其中，中央处理单元16于存取数据时，是优先存取第一级内存单元14内的数据，之后才会存取位于中央处理单元16内部的第二级内存单元20。硬件加速引擎18是通过内部总线13电性连接仲裁器12，以通过仲裁器12及内部总线13直接存取第一级内存单元14内的数据，其中，仲裁器12设定中央处理单元16存取第一级内存单元14的优先权大于硬件加速引擎18，因此在中央处理单元16及硬件加速引擎18同时要存取同一个第一级内存单元14时，仲裁器12会决定中央处理单元16优先存取第一级内存单元14，在中央处理单元16存取完成后，才会轮到硬件加速引擎18来存取第一级内存单元14。
由于原本设置于中央处理单元16内部的第一级内存单元14已移至中央处理单元16外部并连接至仲裁器12，因此，第一级内存单元14的容量可以依设计需求而加大；当然，第一级内存单元14的容量可不小于(等于或是大于位于中央处理单元16内部的第二级内存单元20的容量。中央处理单元16及硬件加速引擎18都可以根据仲裁器12而直接通过内部总线13存取第一级内存单元14，以减少中央处理单元16及硬件加速引擎18存取数据的时间。
在一实施例中，由于第一级内存单元14有多个，例如图2所示的三个第一级内存单元14，中央处理单元16可通过仲裁器12优先存取其中一个第一级内存单元14，以存取数据。其中，这些第一级内存单元14可以为相同尺寸规格的内存，也可以为不同尺寸规格的内存，可视实际使用状态来决定，使第一级内存单元14与仲裁器12的配合下可以实现中央处理单元16和硬件加速引擎18都有平均更小的存取延迟。
在一实施例中，中央处理单元16更另外电性连接总线22，且另有一主存储器24电性连接至总线22，提供中央处理单元16通过总线22存取主存储器24内的数据。在一实施例中，主存储器24是为非挥发内存，例如固态硬盘(SSD)，用以存储数据。在一实施例中，总线22是为开放核心协议(Open Core Protocol，OCP)架构或是高级微控制器总线架构(Advanced Microcontroller Bus Architecture，AMBA)。
请同时参阅图2及图3所示，在一实施例中，中央处理单元16包含有一核心电路26、第一级控制电路28、第一级快取单元30、第二级控制电路32、前述的第二级内存单元20、第二级快取单元34以及总线接口单元(Bus Interface Unit，BIU)36。第一级控制电路28电性连接核心电路26及内部总线13，以通过内部总线13电性连接仲裁器12，使核心电路26优先通过第一级控制电路28及仲裁器12存取第一级内存单元14内的数据，第一级快取单元30亦电性连接第一级控制电路28，使核心电路26通过第一级控制电路28存取第一级快取单元30。第二级控制电路32电性连接第一级控制电路28、第二级内存单元20以及第二级快取单元34，使核心电路26通过第二级控制电路32存取第二级内存单元20或第二级快取单元34。总线接口单元36电性连接第一级控制电路28、第二级控制电路32及总线22，使第一级控制电路28及第二级控制电路32通过总线接口单元36电性连接至总线22，以进行讯号的传输或数据的存取。其中，第一级内存单元14、第一级快取单元30、第二级内存单元20以及第二级快取单元34是为挥发性内存，例如静态随机存取内存(SRAM)，所以具有访问速度快的特点，以利用此特点将需要运行的程序数据从主存储器24复制并缓存于第一级内存单元14、第一级快取单元30、第二级内存单元20或第二级快取单元34中，使核心电路26或硬件加速引擎18得以快速存取数据，并且，核心电路26于存取数据时的优先存取顺序是依序为第一级内存单元14、第一级快取单元30、第二级内存单元20以及第二级快取单元34。
请同时参阅图2及图4所示，在另一实施例中，中央处理单元16更包含有第三级控制电路38、第三级内存单元40以及第三级快取单元42。第三级控制电路38设置于第二级控制电路32及总线接口单元36之间，并电性连接第二级控制电路32、总线接口单元36、第三级内存单元40以及第三级快取单元42，使核心电路26通过第三级控制电路38存取第三级内存单元40或第三级快取单元42。其中，第三级内存单元40及第三级快取单元42亦为挥发性内存，例如静态随机存取内存(SRAM)，且核心电路26于存取数据时的优先存取顺序是依序为第一级内存单元14、第一级快取单元30、第二级内存单元20、第二级快取单元34、第三级内存单元40以及第三级快取单元42。其中，第二级内存单元20的容量小于第三级内存单元40的容量。而第一级内存单元14位于中央处理单元16的外部，因此，第一级内存单元14的容量可小于或不小于(等于或是大于)位于中央处理单元16内部的第三级内存单元40的容量。
在一实施例中，请参阅图3及图4所示，第一级控制电路28更进一步包含有指令控制电路以及数据控制电路(图中未示)，第一级内存单元14包含指令内存单元以及一数据存储器单元(图中未示)，第一级快取单元30则包含指令快取单元以及数据快取单元(图中未示)，且指令控制电路电性连接指令内存单元及指令快取单元，数据控制电路电性连接数据存储器单元及数据快取单元。
为了增加使用弹性，本案于处理暨存储电路10中增设一个从接口电路44，请参阅图5所示，处理暨存储电路10包含仲裁器12、内部总线13、第一级内存单元14、中央处理单元16、硬件加速引擎18以及从接口电路(slave interface circuit)44，且仲裁器12、第一级内存单元14、中央处理单元16、硬件加速引擎18及从接口电路44是电性连接内部总线13。从接口电路44通过内部总线13电性连接仲裁器12以及电性连接总线22，使电性连接总线22的硬件装置46可以经由总线22、从接口电路44及内部总线13至第一级内存单元14内存取数据。其中，仲裁器12设定中央处理单元16存取第一级内存单元14的优先权大于硬件加速引擎18及从接口电路44。是以，本案借由新增设的从接口电路44，让总线22上的其他硬件装置46也可以通过总线22存取第一级内存单元14内的数据。举例而言，在主存储器24为固态硬盘的应用中，中央处理单元16的韧体会将存储在主存储器24内的表格数据(table data)通过总线22、仲裁器12及内部总线13传送至第一级内存单元14中缓存，再驱动硬件加速引擎18直接通过仲裁器12存取位于第一级内存单元14内的表格数据并进行加速处理，以得到最后的处理结果。
承上，在图2所示的处理暨存储电路10中，中央处理单元16及硬件加速引擎18皆是通过仲裁器12存取第一级内存单元14，并由仲裁器12设定存取优先级。在图5所示的处理暨存储电路10中，中央处理单元16、硬件加速引擎18及从接口电路44皆是通过仲裁器12存取第一级内存单元14，并由仲裁器12设定存取优先级。其中，仲裁器12于作动时的详细时序则如图6所示，可配合中央处理单元16的频率速度(clk_cpu)进行写入或读取的运作。
在一实施例中，请参阅图5所示，当硬件加速引擎18及从接口电路44同时存取第一级内存单元14时，仲裁器12设定硬件加速引擎18及从接口电路44交替存取，以轮流存取第一级内存单元14。
在一实施例中，硬件装置46是可为通用型直接内存访问(general DMA)控制器、快闪控制器(flash controller)、PCIe(PCI Express)控制器等，但不以此为限。
在一实施例中，如图2或图5所示，由于第一级内存单元14设置于中央处理单元16外部，对于只有一个内存端口的中央处理单元16而言，只要中央处理单元16具有对应的操作接口讯号即可。另一实施例中，所述处理暨存储电路10是为多核心(core)电路，也就是，所述处理暨存储电路10具有多(至少二)个中央处理单元16，每个中央处理单元16具有一个内存端口，如此，便实现了具有多个内存端口(图中未示)，这些内存端口通过内部总线13电性连接至第一级内存单元14，用以通过仲裁器12存取第一级内存单元14，此时，各中央处理单元16可通过一中止(halt)讯号来进行握手协议，以处理这些内存端口存取同一第一级内存单元14，亦即根据中止讯号来协调内存端口轮流对同一个第一级内存单元14进行存取。
在一实施例中，硬件加速引擎包含有写缓存映射表(Write cache mappingtable，WCMT)硬件加速引擎，所述写缓存映射表硬件加速引擎用以处理写缓存映射表。一般来说，中央处理单元的频率速度为700MHz，总线的频率速度为280MHz。对于现有技术的处理暨存储电路而言，硬件加速引擎(以写缓存映射表硬件加速引擎为例)只能通过总线去存取数据，以图1的现有技术无紧耦合的处理暨存储电路进行仿真，以仿真电路在读取与写入时所耗费的时间，仿真结果显示一笔读取需要耗费43ns(此时的频率频率为280MHz)，一笔写入需要耗费25ns(此时的频率频率为280MHz)，由于WCMT启动一次，大约需要5000次读取以及3000次写入，即使WCMT通过加速手段避免了部分输入输出延迟(IO latency)，整个实际执行完成时间大约需要103μs。另一方面，在相同模拟条件下，采用本案具有紧耦合的处理暨存储电路进行仿真，硬件加速引擎(以WCMT为例)通过仲裁器和中央处理单元共享第一级内存单元，仿真电路在读取与写入时所耗费的时间，仿真结果显示一笔读取需要耗费1.4ns(此时的频率频率为700MHz)，一笔写入需要耗费2.8ns(此时的频率频率为700MHz)，整个实际执行完成时间仅需约13μs，此时间远小于现有技术电路所耗费的时间(103μs)，是以，本案确实可以达到减少中央处理单元及硬件加速引擎存取数据的时间开销的功效。
综上所述，本案是为一种高性能数据紧耦合加速实现方案，利用硬件设计上的改变，来提升中央处理单元及硬件加速引擎存取数据的速度，相较于传统技术，本案可以在不修改算法的情况下直接提升性能，也兼顾了设计弹性，便于开发更多快速高效的加速方案。因此，本案在保证中央处理单元访问速度的情况下，将硬件加速引擎于物理实现上与内存(第一级内存单元)紧耦合在一起，以有效减少中央处理单元及硬件加速引擎存取数据的时间开销，让数据通路的延迟最优化，进而提高硬件加速引擎的性能。
以上所述的实施例仅是为说明本案的技术思想及特点，其目的在使熟悉此项技术者能够了解本案的内容并据以实施，当不能以的限定本案的专利范围，即大凡依本案所揭示的精神所作的均等变化或修饰，仍应涵盖在本案的权利要求范围内。

Claims (12)

1.一种处理暨存储电路，其特征在于，包含：
仲裁器；
至少一第一级内存单元，电性连接所述仲裁器；
至少一中央处理单元，电性连接所述仲裁器并具有一第二级内存单元，所述中央处理单元通过所述仲裁器存取所述至少一第一级内存单元，所述中央处理单元于存取数据时，是优先存取所述至少一第一级内存单元；以及
至少一硬件加速引擎，电性连接所述仲裁器，以通过所述仲裁器存取所述至少一第一级内存单元；
其中，所述仲裁器设定所述中央处理单元存取所述至少一第一级内存单元的优先权大于所述至少一硬件加速引擎。
2.如请求项1所述的处理暨存储电路，其特征在于，所述至少一第一级内存单元的容量不小于所述第二级内存单元的容量。
3.如请求项1所述的处理暨存储电路，其特征在于，所述中央处理单元更电性连接总线，且所述总线是用以电性连接至少一硬件装置，其中，所述处理暨存储电路，更包含从接口电路，电性连接内部总线及所述总线，使所述至少一硬件装置通过所述仲裁器以经由所述总线、所述从接口电路及所述内部总线存取所述至少一第一级内存单元。
4.如请求项1或2或3所述的处理暨存储电路，其特征在于，更包含内部总线，所述仲裁器、所述至少一第一级内存单元、所述中央处理单元及所述至少一硬件加速引擎电性连接所述内部总线，使所述中央处理单元或所述至少一硬件加速引擎通过所述仲裁器及所述内部总线存取所述至少一第一级内存单元。
5.如请求项4所述的处理暨存储电路，其特征在于，所述中央处理单元更包含：
核心电路；
第一级控制电路，电性连接所述核心电路及所述内部总线，以通过所述仲裁器存取所述至少一第一级内存单元；
第一级快取单元，电性连接所述第一级控制电路，使所述核心电路通过所述第一级控制电路存取所述第一级快取单元；
第二级控制电路，电性连接所述第一级控制电路；
所述第二级内存单元，电性连接所述第二级控制电路，使所述核心电路通过所述第二级控制电路存取所述第二级内存单元；
第二级快取单元，电性连接所述第二级控制电路，使所述核心电路通过所述第二级控制电路存取所述第二级快取单元；以及
总线接口单元，电性连接所述第一级控制电路、所述第二级控制电路及所述总线，所述第一级控制电路及所述第二级控制电路通过所述总线接口单元电性连接至所述总线。
6.如请求项5所述的处理暨存储电路，其特征在于，所述核心电路于存取数据的存取顺序是依序为所述至少一第一级内存单元、所述第一级快取单元、所述第二级内存单元以及所述第二级快取单元。
7.如请求项3所述的处理暨存储电路，其特征在于，所述仲裁器设定所述中央处理单元存取所述至少一第一级内存单元的优先权大于所述至少一硬件加速引擎及所述从接口电路。
8.如请求项3所述的处理暨存储电路，其特征在于，所述至少一硬件加速引擎及所述从接口电路同时存取所述至少一第一级内存单元时，所述仲裁器设定所述至少一硬件加速引擎及所述从接口电路交替存取所述至少一第一级内存单元。
9.如请求项1或2或3所述的处理暨存储电路，其特征在于，所述中央处理单元係为至少二个中央处理单元具有多个内存端口，所述多个内存端口通过所述内部总线电性连接所述至少一第一级内存单元，所述中央处理单元更通过一中止讯号来进行握手协议，以处理所述多个内存端口存取同一所述至少一第一级内存单元。
10.如请求项9所述的处理暨存储电路，其特征在于，所述至少一第一级内存单元为多个时，所述中央处理单元通过所述仲裁器存取其中一所述至少一第一级内存单元，以存取数据。
11.如请求项1或2或3所述的处理暨存储电路，其特征在于，所述至少一硬件加速引擎透过所述仲裁器和所述中央处理单元共用所述至少一第一级内存单元。
12.如请求项1或2或3所述的处理暨存储电路，其特征在于，所述至少一硬件加速引擎包含有写缓存映射表(Write cache mapping table，WCMT)硬件加速引擎，所述写缓存映射表硬件加速引擎用以处理写缓存映射表。
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