CN112269654A - 一种pcie资源自动拆分电路及方法 - Google Patents

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王世鹏
李岩
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Abstract

本申请公开了一种PCIE资源自动拆分电路及方法，包括：ASM2824芯片、CPLD、分别与ASM2824芯片的PCIE X8通道对应的第一SLIMLINE连接器和第二SLIMLINE连接器；ASM2824芯片的配置信号接口与CPLD连接，CPLD与第一SLIMLINE连接器和第二SLIMLINE连接器的ID pin连接；第一SLIMLINE连接器和第二SLIMLINE连接器的ID pin用于分别与相应的板卡上相应的SLIMLINE连接器的ID pin连接。本申请为SLIMLINE连接器设置ID pin，CPLD可以根据***主板的板卡的SLIMLINE连接器上的ID pin得知当前板卡所需的PCIE资源情况，并且根据ID pin和预先设置的信号映射关系，设置ASM2824芯片的PCIE资源划分模式，从而完成自动PCIE资源划分。

Description

一种PCIE资源自动拆分电路及方法
技术领域
本发明涉及领域，特别涉及一种PCIE资源自动拆分电路及方法。
背景技术
现有的ASM2824芯片支持X8 PCIE转两个X8 PCIE，PCIE支持PCIE3.0协议，通过芯片上的strap配置引脚GPIO0，GPIO1，GPIO2可以配置下行两个X8 PCIE的拆分模式，实现PCIE资源扩展的功能。
此前设计都是通过上下拉电阻或者外接跳帽的方式来实现PCIE资源的配置，但是上下拉电阻只能实现固定的PCIE拆分，外接跳帽虽然能实现不同的拆分模式，但需要根据实际的配置情况开机箱上盖，手动修改跳帽来实现不同的PCIE拆分，在实际应用中很不方便，对使用者很不友好，并且还需要清楚每种拆分模式的跳帽设置方式，否则有设置错误的风险。
为此，本文提出一种更为灵活的ASM2824 PCIE动态拆分的方法。
发明内容
有鉴于此，本发明的目的在于提供一种PCIE资源自动拆分电路及方法，能够更为灵活并自动拆分ASM2824的PCIE资源。其具体方案如下：
一种PCIE资源自动拆分电路，包括：ASM2824芯片、CPLD、分别与所述ASM2824芯片的PCIE X8通道对应的第一SLIMLINE连接器和第二SLIMLINE连接器；
所述ASM2824芯片的配置信号接口与所述CPLD连接，所述CPLD与所述第一SLIMLINE连接器和所述第二SLIMLINE连接器的ID pin连接；
所述第一SLIMLINE连接器和所述第二SLIMLINE连接器的ID pin用于分别与相应的板卡上相应的SLIMLINE连接器的ID pin连接。
可选的，还包括通过SPI总线与所述ASM2824芯片连接的FLASH存储器。
可选的，还包括分别与所述第一SLIMLINE连接器和所述第二SLIMLINE连接器的IDpin连接的上拉电阻。
可选的，还包括X8X8 Riser卡；
所述X8X8 Riser卡，包括ID pin用于与所述第一SLIMLINE连接器或所述第二SLIMLINE连接器的ID pin连接的第三SLIMLINE连接器。
可选的，还包括NVME背板；
所述NVME背板，包括ID pin用于与所述第一SLIMLINE连接器或所述第二SLIMLINE连接器的ID pin连接的第四SLIMLINE连接器。
本发明还公开了一种PCIE资源自动拆分方法，应用于如前述的CPLD中，包括：
接收第一SLIMLINE连接器或第二SLIMLINE连接器的ID pin传输的ID信号；
根据预设的信号映射关系和ID信号，为ASM2824芯片的配置信号接口赋值，以使所述ASM2824芯片根据所述配置信号接口的赋值拆分PCIE资源；
其中，所述信号映射关系为预先建立的所述ID信号与所述配置信号接口的赋值之间的映射关系。
本发明中，PCIE资源自动拆分电路，包括：ASM2824芯片、CPLD、分别与ASM2824芯片的PCIE X8通道对应的第一SLIMLINE连接器和第二SLIMLINE连接器；ASM2824芯片的配置信号接口与CPLD连接，CPLD与第一SLIMLINE连接器和第二SLIMLINE连接器的ID pin连接；第一SLIMLINE连接器和第二SLIMLINE连接器的ID pin用于分别与相应的板卡上相应的SLIMLINE连接器的ID pin连接。
本发明为SLIMLINE连接器设置ID pin，CPLD可以根据***主板的板卡的SLIMLINE连接器上的ID pin得知当前板卡所需的PCIE资源情况，并且根据ID pin和预先设置的信号映射关系，设置ASM2824芯片的PCIE资源划分模式，从而完成自动PCIE资源划分。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例公开的一种PCIE资源自动拆分电路图；
图2为本发明实施例公开的一种PCIE资源自动拆分方法流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例公开了一种PCIE资源自动拆分电路，参见图1所示，该电路包括：ASM2824芯片、CPLD、分别与ASM2824芯片的PCIE X8通道对应的第一SLIMLINE连接器和第二SLIMLINE连接器；
ASM2824芯片的配置信号接口与CPLD连接，CPLD与第一SLIMLINE连接器和第二SLIMLINE连接器的ID pin连接；
第一SLIMLINE连接器和第二SLIMLINE连接器的ID pin用于分别与相应的板卡上相应的SLIMLINE连接器的ID pin连接。
具体的，ASM2824芯片的PCIE X8通道与第一SLIMLINE连接器和第二SLIMLINE连接器连接，以使通过第一SLIMLINE连接器和第二SLIMLINE连接器与相应的板卡连接，输出PCIE X8通道。
具体的，第一SLIMLINE连接器和第二SLIMLINE连接器设置ID pin，并且用于与相应的板卡的SLIMLINE连接器上的ID pin连接，使得板卡能够将自身的ID pin通过第一SLIMLINE连接器和第二SLIMLINE连接器的ID pin传输至CPLD。此时便可以将板卡的PCIE资源划分需求与ID pin结合，建立相应的信号映射关系，以使CPLD根据ID pin，通过ASM2824芯片的配置信号接口，控制ASM2824芯片PCIE资源划分。
具体的，例如，第一SLIMLINE连接器SLIMLINE0和第二SLIMLINE连接器SLIMLINE1可以分别设置两个ID pin：S0_ID0、S0_ID1和S1_ID0、S1_ID1。
具体的，相应的板卡可以包括X8X8 Riser卡和NVME背板。
具体的，X8X8 Riser卡，可以包括ID pin用于与第一SLIMLINE连接器或第二SLIMLINE连接器的ID pin连接的第三SLIMLINE连接器。
例如，第三SLIMLINE2和其中设置的两个ID pin：ID0和ID1
具体的，NVME背板，可以包括ID pin用于与第一SLIMLINE连接器或第二SLIMLINE连接器的ID pin连接的第四SLIMLINE连接器。
例如，第四SLIMLINE连接器SLIMLINE3也设置两个ID pin：ID0和ID1。
具体的，ASM2824所在的主板1上电STBY，且CPLD ready后，CPLD可以根据S0_ID1和S0_ID0或S1_ID1和S1_ID0的状态判断是哪种板卡，例如，S0_ID1和S0_ID0检测到的ID是00，那么当前连接第一SLIMLINE连接器的是X8Riser卡，S1_ID1和S1_ID0检测到的状态01，则当前连接第而SLIMLINE连接器的是NVME背板。
此时，CPLD根据S0_ID1和S0_ID0或S1_ID1和S1_ID0的状态分别给配置信号接口的GPIO2、GPIO1和GPIO0赋值，例如，ID1和ID0是00，则赋值GPIO2、GPIO1、GPIO0为100，当开机上电时ASM2824识别到这三个GPIO的状态是100，此时PCIE的拆分模式就为X8 PCIE；当CPLD识别到ID1和ID0是01，则赋值GPIO2、GPIO1、GPIO0为011，当开机上电时ASM2824识别到这三个GPIO的状态是011，此时PCIE的拆分模式就为两个X4 PCIE。实现了自动识别***的板卡，并且自动进行PCIE划分。
具体的，ASM2824的具体PCIE拆分模式可以参见表一ASM2824 PCIE拆分模式表。
表一
Figure BDA0002689930330000041
Figure BDA0002689930330000051
具体的，根据表一中所介绍的ASM2824 PCIE拆分模式，不同板卡预先设置各自的ID pin计入到主板1上ASM2824芯片的第一SLIMLINE连接器和第二SLIMLINE连接器后，CPLD读取ID pin，根据表一中记载的信号映射关系，配置信号接口的赋值(GPIO2、GPIO1、GPIO0)，从而实现对ASM2824芯片的多种自动PCIE划分。
可见，本发明实施例为SLIMLINE连接器设置ID pin，CPLD可以根据***主板1的板卡的SLIMLINE连接器上的ID pin得知当前板卡所需的PCIE资源情况，并且根据ID pin和预先设置的信号映射关系，设置ASM2824芯片的PCIE资源划分模式，从而完成自动PCIE资源划分。
具体的，第一SLIMLINE连接器和第二SLIMLINE连接器的ID pin还连接有上拉电阻，包括外加电阻R0和R1上拉到P3V3_STBY电源上，此处电阻R0和R1可设置为4.7KΩ，即主板端默认ID1和ID0为逻辑11。
具体的，X8X8 Riser卡分别外加电阻R4和R5下拉到GND上，此处电阻R4和R5可设置为0Ω，即X8X8 Riser卡端默认ID1和ID0为逻辑00，通过线缆连接与主板端ID1和ID0对应。
具体的，NVME背板分别外加电阻R6上拉到P3V3_STBY和电阻R7下拉到GND上，此处电阻R6可设置为4.7KΩ，R7可设置为0Ω，即NVME背板端默认ID1和ID0为逻辑01，通过线缆连接与主板端ID1和ID0对应。
具体的，还包括通过SPI总线与ASM2824芯片连接的FLASH存储器，FLASH存储器中可以提供ASM2824的启动配置文件。
具体的，ASM2824芯片还通过PCIE3.0 X8信号连接到S2500 CPU。
相应的，本发明实施例还公开了一种PCIE资源自动拆分方法，参见图2所示，应用于如前述的CPLD中，包括：
S11：接收第一SLIMLINE连接器或第二SLIMLINE连接器的ID pin传输的ID信号；
S12：根据预设的信号映射关系和ID信号，为ASM2824芯片的配置信号接口赋值，以使ASM2824芯片根据配置信号接口的赋值拆分PCIE资源；
其中，信号映射关系为预先建立的ID信号与配置信号接口的赋值之间的映射关系。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
以上对本发明所提供的技术内容进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (6)

1.一种PCIE资源自动拆分电路，其特征在于，包括：ASM2824芯片、CPLD、分别与所述ASM2824芯片的PCIE X8通道对应的第一SLIMLINE连接器和第二SLIMLINE连接器；
所述ASM2824芯片的配置信号接口与所述CPLD连接，所述CPLD与所述第一SLIMLINE连接器和所述第二SLIMLINE连接器的ID pin连接；
所述第一SLIMLINE连接器和所述第二SLIMLINE连接器的ID pin用于分别与相应的板卡上相应的SLIMLINE连接器的ID pin连接。
2.根据权利要求1所述的PCIE资源自动拆分电路，其特征在于，还包括通过SPI总线与所述ASM2824芯片连接的FLASH存储器。
3.根据权利要求2所述的PCIE资源自动拆分电路，其特征在于，还包括分别与所述第一SLIMLINE连接器和所述第二SLIMLINE连接器的ID pin连接的上拉电阻。
4.根据权利要求1至3任一项所述的PCIE资源自动拆分电路，其特征在于，还包括X8X8Riser卡；
所述X8X8 Riser卡，包括ID pin用于与所述第一SLIMLINE连接器或所述第二SLIMLINE连接器的ID pin连接的第三SLIMLINE连接器。
5.根据权利要求1至3任一项所述的PCIE资源自动拆分电路，其特征在于，还包括NVME背板；
所述NVME背板，包括ID pin用于与所述第一SLIMLINE连接器或所述第二SLIMLINE连接器的ID pin连接的第四SLIMLINE连接器。
6.一种PCIE资源自动拆分方法，其特征在于，应用于如权利要求1至5任一项所述的CPLD中，包括：
接收第一SLIMLINE连接器或第二SLIMLINE连接器的ID pin传输的ID信号；
根据预设的信号映射关系和ID信号，为ASM2824芯片的配置信号接口赋值，以使所述ASM2824芯片根据所述配置信号接口的赋值拆分PCIE资源；
其中，所述信号映射关系为预先建立的所述ID信号与所述配置信号接口的赋值之间的映射关系。
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