CN112234047B - 分层电磁屏蔽封装结构和封装结构制作方法 - Google Patents

分层电磁屏蔽封装结构和封装结构制作方法 Download PDF

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Abstract

本申请提供的一种分层电磁屏蔽封装结构和封装结构制作方法，涉及封装技术领域。该分层电磁屏蔽封装结构中，屏蔽器件包括层叠设置的底部屏蔽层、中间层和顶部屏蔽层，模组基板上设有第一接地点和第二接地点，底部屏蔽层与第一接地点电性连接，顶部屏蔽层与第二接地点电性连接；模组基板上设有第一封装体，用于塑封屏蔽器件和多个芯片，第一封装体表面的外表面设有金属层，底部屏蔽层和顶部屏蔽层分别与金属层电性连接。通过设置分层屏蔽区，可以实现封装结构顶部和底部抗电磁干扰的目的，封装结构的中部起到减弱电磁屏蔽性能的效果，以适应不同种类的电子产品抗干扰需求。

Description

分层电磁屏蔽封装结构和封装结构制作方法
技术领域
本发明涉及封装技术领域，具体而言，涉及一种分层电磁屏蔽封装结构和封装结构制作方法。
背景技术
随着半导体行业的快速发展，***级封装（System in a Package，简写SIP）模组结构广泛应用于半导体行业中。并且，随着电子产品广泛运用于通信领域高频信号，故需要对电子产品进行抗电磁干扰设计。
目前，通过在电子产品中设置分区电磁屏蔽结构，以防止各种芯片和元器件互相产生的电磁干扰现象发生。电磁屏蔽结构常常采用在封装结构中挖槽填充导电材料，通过导电材料以实现封装体外金属层的接地，达到电磁屏蔽的效果。这种方式封装工艺繁琐，并且整体封装结构的屏蔽性能一致，难以满足某些电子产品的个性化屏蔽需求。
发明内容
本发明的目的包括提供了一种分层电磁屏蔽封装结构和封装结构制作方法，其能够简化工艺流程，提高封装质量，同时能够实现封装结构在底部和顶部的电磁屏蔽效果较好，在封装结构中部的电磁屏蔽性能减弱的特点，以满足不同种类的电子产品的电磁屏蔽要求。
本发明的实施例可以这样实现：
第一方面，本发明提供一种分层电磁屏蔽封装结构，包括模组基板、屏蔽器件和多个芯片，多个所述芯片间隔设置在所述模组基板上，至少两个相邻的所述芯片之间设有所述屏蔽器件；
所述屏蔽器件包括层叠设置的底部屏蔽层、中间层和顶部屏蔽层，所述模组基板上设有第一接地点和第二接地点，所述底部屏蔽层与所述第一接地点电性连接，所述顶部屏蔽层与所述第二接地点电性连接；
所述模组基板上设有第一封装体，用于塑封所述屏蔽器件和多个所述芯片，所述第一封装体表面的外表面设有金属层，所述底部屏蔽层和所述顶部屏蔽层分别与所述金属层电性连接。
在可选的实施方式中，所述底部屏蔽层和所述顶部屏蔽层分别包括第一基板，所述第一基板的正面设有第一焊盘，所述第一基板的反面设有第二焊盘，所述第一焊盘和所述第二焊盘电性连接；
所述底部屏蔽层的所述第一焊盘和所述第二焊盘两者中，其中一个与所述第一接地点电性连接，另一个与所述金属层电性连接；所述顶部屏蔽层的所述第一焊盘和所述第二焊盘两者中，其中一个与所述第二接地点电性连接，另一个与所述金属层电性连接。
在可选的实施方式中，所述第一焊盘连接有金属柱，所述金属柱与所述第一接地点或所述第二接地点电性连接；所述第一基板上设有第二封装体，用于塑封所述金属柱。
在可选的实施方式中，所述第二封装体的塑封料中设有导电颗粒。
在可选的实施方式中，所述中间层采用阻挡块，所述阻挡块的一侧与所述底部屏蔽层连接，另一侧与所述顶部屏蔽层连接。
在可选的实施方式中，所述阻挡块上开设有通孔。
在可选的实施方式中，所述阻挡块包括第二基板和设于所述第二基板上的第三封装体，所述第二基板和所述第三封装体两者中，其中一个与所述底部屏蔽层连接，另一个与所述顶部屏蔽层连接。
第二方面，本发明提供一种封装结构制作方法，包括：
制作屏蔽器件，所述屏蔽器件包括底部屏蔽层、中间层和顶部屏蔽层；
提供模组基板，所述模组基板上设置第一接地点和第二接地点；
在所述模组基板上间隔贴装多个芯片，在至少两个相邻的所述芯片之间贴装所述屏蔽器件，其中，所述底部屏蔽层贴装在所述模组基板上，所述中间层叠装于所述底部屏蔽层远离所述模组基板的一侧，所述顶部屏蔽层叠装于所述中间层远离所述底部屏蔽层的一侧；且所述底部屏蔽层与所述第一接地点电性连接，所述顶部屏蔽层与所述第二接地点电性连接；
在所述模组基板的一侧形成第一封装体，以塑封所述屏蔽器件和多个所述芯片；在所述第一封装体表面的外表面设置金属层，所述底部屏蔽层和所述顶部屏蔽层分别与所述金属层电性连接。
在可选的实施方式中，所述制作屏蔽器件的步骤包括：
制作所述底部屏蔽层和所述顶部屏蔽层的步骤分别包括：
提供第一基板，在所述第一基板的正面设置第一焊盘，在所述第一基板的反面设置第二焊盘，所述第一焊盘和所述第二焊盘电性连接；
在所述第一焊盘上设置金属柱，所述金属柱用于与所述第一接地点或所述第二接地点电性连接；
在所述第一基板远离所述第二焊盘的一侧设置第二封装体，以塑封所述金属柱，且所述金属柱露出所述第二封装体；
制作所述中间层的步骤包括：
提供第二基板，在所述第二基板上设置第三封装体，所述第二基板和所述第三封装体两者中，其中一个与所述底部屏蔽层连接，另一个与所述顶部屏蔽层连接。
在可选的实施方式中，所述制作所述中间层的步骤还包括：
在所述第三封装体上开设通孔。
本发明实施例提供的分层电磁屏蔽封装结构和封装结构制作方法，其有益效果包括：
该电磁屏蔽封装结构中，屏蔽器件包括层叠设置的底部屏蔽层、中间层和顶部屏蔽层，模组基板上设有第一接地点和第二接地点，底部屏蔽层与第一接地点电性连接，顶部屏蔽层与第二接地点电性连接，且底部屏蔽层和顶部屏蔽层分别与封装结构外层的金属层电性连接，达到抗电磁干扰的效果。由于屏蔽器件设有中间层，中间层没有接地连接，因此，整个封装结构在顶部和底部的电磁屏蔽效果较好，在中部的电磁屏蔽效果较弱，能够满足不同电子产品的电磁屏蔽要求。
该封装结构制作方法，通过制作单独的屏蔽器件，采用贴装方式将屏蔽器件设置在模组基板上，采用贴装方式可以避免传统工艺中挖槽填充导电材料的繁琐流程，减少设备成本，从而降低封装成本。并且避免了挖槽造成的槽深浅不一、填充不均等缺陷，有利于提高封装质量。此外，该屏蔽器件采用分层设计，顶部和底部的抗电磁干扰能力强，中部能够起到减弱电磁屏蔽的效果，适用于不同电子产品的屏蔽需求。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的分层电磁屏蔽封装结构的剖面结构示意图；
图2为本发明第一实施例提供的分层电磁屏蔽封装结构的底部屏蔽层的结构示意图；
图3为本发明第一实施例提供的分层电磁屏蔽封装结构的中间层的结构示意图；
图4为本发明第一实施例提供的分层电磁屏蔽封装结构的平面结构示意图；
图5为本发明第二实施例提供的封装结构的制作方法中底部屏蔽层的制程示意图；
图6为本发明第二实施例提供的封装结构的制作方法中，中间层的制程示意图；
图7为本发明第二实施例提供的封装结构的制作方法制程示意图。
图标：100-分层电磁屏蔽封装结构；110-模组基板；111-第一接地点；114-接地焊盘；115-连接焊盘；116-锡球；121-第一芯片；123-第二芯片；125-第三芯片；130-屏蔽器件；140-底部屏蔽层；141-第一基板；142-第一焊盘；143-第二焊盘；144-金属柱；145-第二封装体；150-中间层；151-第二基板；153-第三封装体；160-顶部屏蔽层；170-第一封装体；180-金属层。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
现有技术中的屏蔽结构，大多采用挖槽、填充导电材料的方式实现接地屏蔽，这种工艺中，由于屏蔽结构可能是异形结构，挖槽形状也呈异形结构，很容易导致挖槽的深浅不一，造成导电材料填充不均、从而带来焊接不良等问题。并且，挖槽工艺极易给底部基板的焊盘造成损伤。
为了克服现有技术的缺陷，本申请提出了一种分层电磁屏蔽封装结构100和封装结构制作方法，能够改善传统封装工艺的缺陷，简化封装流程，提高封装质量，同时还能实现封装结构整体的分层电磁屏蔽，即封装结构在底部和顶部具有较好的电磁屏蔽性能，中部能起到减弱电磁屏蔽性能的效果，这样可以满足更多不同种类的电子产品的屏蔽要求。
第一实施例
请参考图1，本实施例提供了一种分层电磁屏蔽封装结构100，包括模组基板110、屏蔽器件130和多个芯片，多个芯片间隔设置在模组基板110上，至少两个相邻的芯片之间设有屏蔽器件130。本实施例中，多个芯片包括第二芯片123和第三芯片125，屏蔽器件130包括层叠设置的底部屏蔽层140、中间层150和顶部屏蔽层160，模组基板110上设有第一接地点111和第二接地点（图未示），底部屏蔽层140与第一接地点111电性连接，顶部屏蔽层160与第二接地点电性连接。模组基板110上设有第一封装体170，用于塑封屏蔽器件130和多个芯片，第一封装体170表面的外表面设有金属层180，底部屏蔽层140和顶部屏蔽层160分别与金属层180电性连接。屏蔽器件130采用贴装方式设置在模组基板110上，避免在第一封装体170上开槽填胶，贴装更加方便，并且可以根据实际屏蔽需要将屏蔽器件130按照任意形状进行贴装，包括但不限于方形、菱形、圆形、椭圆形或其它任意规则或异形形状。
请参考图1和图2，底部屏蔽层140和顶部屏蔽层160分别包括第一基板141，第一基板141的正面设有第一焊盘142，第一基板141的反面设有第二焊盘143，第一焊盘142和第二焊盘143电性连接。可选地，第一焊盘142和第二焊盘143通过第一基板141内部的线路连通。其中，底部屏蔽层140的第一焊盘142与第一接地点111电性连接，顶部屏蔽层160的第一焊盘142与第二接地点电性连接，底部屏蔽层140和顶部屏蔽层160的第二焊盘143分别与金属层180电性连接。可选地，模组基板110上的第一接地点111设置在模组基板110的底部，通过底部锡球116实现外部接地，底部屏蔽层140的第一焊盘142与第一接地点111的电连接方式包括但不限于金线连接、焊接、模组基板110的内部线路连接或导电柱连接等。类似地，第二接地点可通过金线、导电柱、导电胶等从模组基板110引出至第一封装体170的侧面，以便于与顶部屏蔽层160的第一焊盘142连接。
进一步地，第一焊盘142连接有金属柱144，金属柱144与第一接地点111或第二接地点电性连接。容易理解，底部屏蔽层140的金属柱144与第一接地点111连接，顶部屏蔽层160的金属柱144与第二接地点连接，金属柱144与第一焊盘142的连接方式包括但不限于金线连接、焊接等，或采用电镀方式在第一焊盘142上形成金属柱144，这里不作具体限定。第一基板141上设有第二封装体145，用于塑封金属柱144。本实施例中，第二封装体145完全覆盖第二基板151设有第一焊盘142的表面，可采用压力注塑等方式形成第二封装体145。可选地，第二封装体145的塑封料中设有导电颗粒，塑封料选用环氧基树脂（epoxy-basedresin）或硅基树脂（silicone-based resin）等，并在环氧基树脂或硅基树脂中添加导电颗粒，导电颗粒包括但不限于铜、锡、铋、银和石墨烯中的至少一种或任意多种。通过在塑封料中添加导电颗粒，能够提升屏蔽器件130的电磁干扰的屏蔽效果以及散热效能。当然，在其他可选的实施方式中，第二封装体145采用的塑封料也可以是绝缘塑封料，即不添加导电颗粒。
可以理解，屏蔽器件130的高度可以通过控制第二封装体145的高度来实现，其中，金属柱144的高度应当满足金属柱144远离第一焊盘142的一端露出第二封装体145的表面，这样以便于金属柱144与第一接地点111或第二接地点连接。
需要说明的是，底部屏蔽层140和顶部屏蔽层160的结构并不限于上述列举情形。在其它可选的实施方式中，底部屏蔽层140和顶部屏蔽层160可以分别采用金属块制成，金属块分别与模组基板110上的接地点以及第一封装体170外的金属层180连接，实现电磁屏蔽效果。或者，将第一基板141上的金属柱144取消，第二封装体145的塑封料采用导电胶体，通过导电胶体分别与模组基板110上的接地点以及第一封装体170外的金属层180连接，实现电磁屏蔽效果。
可选地，中间层150采用阻挡块，阻挡块的一侧与底部屏蔽层140连接，另一侧与顶部屏蔽层160连接。阻挡块可以不用实现电连接，即贴装无正反面，可以选择任意一面进行贴装，贴装工艺灵活。阻挡块可以采用绝缘材料制成，比如采用塑料、树脂、木块等，这里不作具体限定。阻挡块能够起到结构支撑和隔断作用，减弱电磁屏蔽性能。进一步地，阻挡块上开设有通孔，即阻挡块采用空心或镂空结构，这样可以进一步减弱电磁屏蔽性能。当然，在其它可选的实施方式中，阻挡块也可以采用实心结构，或者阻挡块采用其他胶材等，这里不作具体限定。
请参照图3，本实施例中，中间层150包括第二基板151和设于第二基板151上的第三封装体153，第二基板151和第三封装体153两者中，其中一个与底部屏蔽层140连接，另一个与顶部屏蔽层160连接。可选地，第二基板151和顶部屏蔽层160连接，第三封装体153与底部屏蔽层140连接，第三封装体153上开设有槽或孔等空腔结构。需要说明的是，第三封装体153可以采用压力注塑方式形成，第三封装体153所采用的塑封料包括但不限于环氧基树脂或硅基树脂，也可以在环氧基树脂或硅基树脂中选择性地添加或不添加导电颗粒。
模组基板110上贴装的芯片，既可以采用正装方式，也可以采用倒装方式。第一封装体170用于保护模组基板110正面的芯片以及屏蔽器件130，可选地，第一封装体170采用压力注塑一次成型，将模组基板110正面全部覆盖。第一封装体170采用的塑封料包括但不限于选用环氧基树脂或硅基树脂，并在塑封料中添加高导热材料，高导热材料例如为氧化铝导热粉或纳米氧化铝等，以实现第一封装体170的高导热性能。
应当理解，顶部屏蔽层160的第二焊盘143露出第一封装体170的表面，或者顶部屏蔽层160的金属柱144露出第一封装体170的表面，在第一封装体170的外侧（上表面和四个侧面）设置金属层180，以使顶部露出的第二焊盘143或金属柱144与金属层180电连接。底部屏蔽层140的第二焊盘143可以通过内部线路或引线方式引出至第一封装体170的侧面（四个侧面中的任意一个），以便于与金属层180连接，实现电磁屏蔽效果。
请参照图4，模组基板110上分别设有第一芯片121、第二芯片123和第三芯片125，其中，第一芯片121为开关芯片，不用设置抗干扰分区。第二芯片123为高频芯片，需要进行独立分区隔离，第三芯片125为低频芯片，可选择性地设置分区隔离。根据实际屏蔽需求，第二芯片123外贴装屏蔽器件130，屏蔽器件130采用围合式封闭形状，将第二芯片123包围在内，防止第二芯片123对其它电子器件产生电磁干扰，封闭形状可以是圆形、椭圆形、方形、菱形、三角形、五边形、六边形、八边形或其它异形形状等，可以采用多个屏蔽器件130连续贴装或间隔贴装围合呈上述所需形状，或者，也可以在制作屏蔽器件130时，将屏蔽器件130切割为所需形状。第三芯片125由于屏蔽要求相对较低，可以将屏蔽器件130贴装呈开环形状，如直线段、弧形段、半圆形或其它曲线段进行隔离。当然，第三芯片125为的隔离结构可以采用多个屏蔽器件130连续或间隔贴装形成，也可以通过切割所需形状的屏蔽器件130一次贴装形成，这里不作具体限定。
本发明实施例提供的分层电磁屏蔽封装结构100，将屏蔽器件130分层贴装在模组基板110上，且按照底部屏蔽层140、中间层150和顶部屏蔽层160的顺序依次向上层叠，这种贴装方式操作简单，不会对模组基板110造成损伤，线路连接可靠，贴装形状可以灵活设置，包括但不限于各种规则形状或异形形状。屏蔽器件130的高度易于掌控，并且封装结构具有分层电磁屏蔽功能，在封装结构的顶部和底部抗电磁干扰能力更强，在封装结构的中部具有减弱电磁屏蔽性能的效果，可运用于电磁屏蔽性能要求不高的场合。
第二实施例
本发明实施例提供一种封装结构制作方法，主要包括以下步骤：
S100：制作屏蔽器件130。其中，屏蔽器件130包括底部屏蔽层140、中间层150和顶部屏蔽层160。
请参考图5，结合图1，S110：制作底部屏蔽层140和顶部屏蔽层160的步骤分别包括：
提供第一基板141，在第一基板141的正面设置第一焊盘142，在第一基板141的反面设置第二焊盘143，第一焊盘142和第二焊盘143通过第一基板141内部的线路电性连接。在第一焊盘142上设置金属柱144，金属柱144用于与第一接地点111或第二接地点电性连接。金属柱144可以采用焊接方式实现金属柱144与第一焊盘142的电连接，或者，也可以通过在第一焊盘142上电镀金属，以形成金属柱144。可以理解，若金属柱144与第一焊盘142间隔设置，也可以通过打线方式将金属柱144与第一焊盘142电连接。本实施例中，直接将金属柱144设置在第一焊盘142上，可以缩小屏蔽器件130的体积。
设置金属柱144后，在第一基板141远离第二焊盘143的一侧设置第二封装体145，以塑封金属柱144，且金属柱144露出第二封装体145。第二封装体145采用压力注塑的方式或其它填充方式成型。第二封装体145所有的塑封料选用环氧基树脂（epoxy-basedresin）或硅基树脂（silicone-based resin）等，并在环氧基树脂或硅基树脂中添加导电颗粒，导电颗粒包括但不限于铜、锡、铋、银和石墨烯中的至少一种或任意多种。通过在塑封料中添加导电颗粒，能够提升屏蔽器件130的电磁干扰的屏蔽效果以及散热效能。容易理解，屏蔽器件130的高度可以通过第二封装体145的高度来控制，整体贴装高度易于掌控。第二封装体145形成后需要对第二封装体145进行研磨，以使金属柱144从第二封装体145的表面露出。或者，在压力注塑形成第二封装体145的工艺中，采用模具对金属柱144进行保护，这样，成形后的第二封装体145即不会掩盖金属柱144，也就是注塑后金属柱144自然地露出第二封装体145，可以省略研磨的步骤。
最后，通过对第二封装体145和第一基板141进行切割，将屏蔽器件130切割成所需形状，包括但不限于是圆形、椭圆形、方形、菱形、三角形、五边形、六边形、八边形或其它异形形状等。
S120：制作中间层150的步骤包括：
请参照图6并结合图1，提供第二基板151，在第二基板151上设置第三封装体153，第三封装体153覆盖第二基板151的一侧表面，第二基板151和第三封装体153两者中，其中一个与底部屏蔽层140连接，另一个与顶部屏蔽层160连接。可选地，第二基板151与顶部屏蔽层160连接，第三封装体153与底部屏蔽层140连接。由于中间层150可以不用于电性连接，中间层150的贴装无方向性。进一步地，在第三封装体153上开设通孔，使第三封装体153形成空心结构或镂空结构，以进一步削弱电磁屏蔽性能，可适用于电磁屏蔽要求不高的场合。可选地，第三封装体153所采用的塑封料包括但不限于环氧基树脂或硅基树脂，也可以在环氧基树脂或硅基树脂中选择性地添加或不添加导电颗粒。最后将第三封装体153和第二基板151切割成所需形状，包括但不限于是圆形、椭圆形、方形、菱形、三角形、五边形、六边形、八边形或其它异形形状等。
在其它可选的实施方式中，中间层150也可以直接采用阻挡块，比如树脂或塑料等制成的块状结构，省去封装工艺，阻挡块可以为实心、空心或镂空结构，可直接将阻挡块切割成所需形状即可。
请参照图7，S200：提供模组基板110，模组基板110上设置第一接地点111和第二接地点。需要说明的是，第一接地点111和第二接地点可以直接连接，或者分别与模组基板110上的接地线路连接，或者，第一接地点111和第二接地点分别通过模组基板110底部的接地焊盘114设置锡球116，通过锡球116实现外部接地，这里不作具体限定。
S210：在模组基板110上间隔贴装多个芯片，在至少两个相邻的芯片之间贴装屏蔽器件130，其中，底部屏蔽层140贴装在模组基板110上，底部屏蔽层140的金属柱144与模组基板110上的第一接地点111电连接。中间层150叠装于底部屏蔽层140远离模组基板110的一侧，中间层150的贴装无方向性。顶部屏蔽层160叠装于中间层150远离底部屏蔽层140的一侧；且顶部屏蔽层160的金属柱144一侧朝上，即顶部屏蔽层160的第一基板141贴装在中间层150上。需要说明的是，芯片可以采用正装或反装方式设置，芯片和屏蔽器件130的贴装方法包括但不限于表面贴装技术（surface mount technology，简写为SMT）或者贴装键合技术，这里不作具体限定。芯片和屏蔽器件130的贴装顺序可以不区分先后，本实施例中，为了提高贴装效率，芯片和屏蔽器件130可以同时进行贴装。底部屏蔽层140、中间层150和顶部屏蔽层160的贴装也无需分正反面，比如，贴装底部屏蔽层140时，可以金属柱144朝上即朝远离模组基板110的一侧，此时，第一焊盘142通过金属柱144以及与金属柱144连接的引出端，实现与金属层180的电连接，第二焊盘143与模组基板110上的第一接地点111连接。或者，底部屏蔽层140的金属柱144朝下贴装，第一焊盘142通过金属柱144与模组基板110上的第一接地点111连接，第二焊盘143通过引出端与金属层180连接。类似地，顶部屏蔽层160的金属柱144也可以选择性朝上或朝下贴装，这里不作具体限定。
S220：完成芯片和屏蔽器件130的贴装后，在模组基板110的一侧形成第一封装体170，以塑封屏蔽器件130和多个芯片。第一封装体170可采用压力注塑放式成型，第一封装体170采用的塑封料包括但不限于选用环氧基树脂或硅基树脂，并在塑封料中添加高导热材料，高导热材料例如为氧化铝导热粉或纳米氧化铝等，以实现第一封装体170的高导热性能，改善封装体的散热性能。可选地，第一封装体170成型后，需要对第一封装体170进行研磨，以使顶部屏蔽层160的金属柱144露出第一封装体170。或者，在压力注塑工艺中选择合适的压力模具将顶部屏蔽层160的金属柱144保护起来，使第一封装体170成型后自然露出金属柱144，以省去研磨步骤。本实施例中，第一封装体170分别和第二封装体145以及第三封装体153采用的塑封料不相同，即采用了不同材料进行塑封，既能满足屏蔽器件130的电磁屏蔽功能，又能满足封装结构的散热性能，有利于提高封装结构的整体质量。
S230：在模组基板110远离第一封装体170的一侧进行植球，即在模组基板110的背面设置锡球116。容易理解，模组基板110的背面设有接地焊盘114和连接焊盘115，接地焊盘114和连接焊盘115均设有锡球116。接地焊盘114分别与模组基板110上的第一接地点111和第二接地点连接，接地焊盘114通过设置锡球116后可实现外部接地。连接焊盘115通过设置锡球116后可用于与其它电路板连接。
S240：植球工艺后，对第一封装体170和模组基板110进行切割。利用切割机台将其切割为单颗产品。
S250：在第一封装体170表面的外表面设置金属层180，底部屏蔽层140和顶部屏蔽层160分别与金属层180电性连接。对切割后的单颗产品采用溅射工艺在第一封装体170的外表面即上表面和四个侧面分别形成金属层180，顶部屏蔽层160的金属柱144由于露出第一封装体170的上表面，直接与金属层180形成电连接。底部屏蔽层140的第二焊盘143可以通过引线或第一基板141内部线路等引出至第一封装体170的四个侧面的任意一面，以与四个侧面上溅射的金属层180电连接。可以理解，在贴装屏蔽器件130时，即可以预留出与底部屏蔽层140的第二焊盘143连接的引出端，在切割后，该引出端被切割暴露于第一封装体170的侧表面，以便于与溅射的金属层180电连接。当然，并不仅限于此，金属层180的设置还可以采用电镀工艺或贴附金属膜等方式实现，这里不作具体限定。
需要说明的是，上述的工艺步骤可以根据实际情况灵活调整先后顺序，这里不作具体限定。本实施例中未提及的其它部分内容与第一实施例中描述的内容相似，这里不再赘述。
综上所述，本发明实施例提供了一种分层电磁屏蔽结构和封装结构制作方法，具有以下几个方面的有益效果：
该分层电磁屏蔽封装结构100和封装结构制作方法，采用独立的屏蔽器件130，屏蔽器件130高度易于控制，可通过金属柱144高度、第二封装体145和第三封装体153的高度实现屏蔽器件130的高度控制，有利于后续金属层180的溅射更加均匀，提高电磁屏蔽效果。屏蔽器件130采用贴装方式设于模组基板110上，避免进行开槽填充等繁琐流程，简化工艺，提高封装效率，同时避免开槽对模组基板110的损伤，提高封装质量，也减少了开槽等设备，降低成本。并且贴装工艺可以将屏蔽器件130设置为任意形状，工艺灵活，可满足不同种类的芯片的电磁屏蔽需求。屏蔽器件130采用层叠设置，底部屏蔽层140和顶部屏蔽层160结构相同，贴装过程不分结构，可以相互替换，中间层150不用于电性连接，贴装无方向性，即整个屏蔽器件130的贴装灵活，可实现双面贴装。分层叠装后，整个封装结构的顶部和底部电磁屏蔽性能较高，中部的电磁屏蔽性能较弱，可以满足不同场合的屏蔽需求。此外，整个封装结构制作方法中，可以有效防止传统工艺中溢胶造成的芯片失效等不良缺陷。本实施例中，第一封装体170分别和第二封装体145以及第三封装体153采用的塑封料不相同，多种塑封料的组合，既能满足屏蔽器件130的电磁屏蔽功能，又能满足封装结构的散热性能，有利于提高封装结构的整体质量。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种分层电磁屏蔽封装结构，其特征在于，包括模组基板、屏蔽器件和多个芯片，多个所述芯片间隔设置在所述模组基板上，至少两个相邻的所述芯片之间设有所述屏蔽器件；
所述屏蔽器件包括层叠设置的底部屏蔽层、中间层和顶部屏蔽层，所述模组基板上设有第一接地点和第二接地点，所述底部屏蔽层与所述第一接地点电性连接，所述顶部屏蔽层与所述第二接地点电性连接；所述中间层采用绝缘材料；
所述模组基板上设有第一封装体，用于塑封所述屏蔽器件和多个所述芯片，所述第一封装体表面的外表面设有金属层，所述底部屏蔽层和所述顶部屏蔽层分别与所述金属层电性连接。
2.根据权利要求1所述的分层电磁屏蔽封装结构，其特征在于，所述底部屏蔽层和所述顶部屏蔽层分别包括第一基板，所述第一基板的正面设有第一焊盘，所述第一基板的反面设有第二焊盘，所述第一焊盘和所述第二焊盘电性连接；
所述底部屏蔽层的所述第一焊盘和所述第二焊盘两者中，其中一个与所述第一接地点电性连接，另一个与所述金属层电性连接；所述顶部屏蔽层的所述第一焊盘和所述第二焊盘两者中，其中一个与所述第二接地点电性连接，另一个与所述金属层电性连接。
3.根据权利要求2所述的分层电磁屏蔽封装结构，其特征在于，所述第一焊盘连接有金属柱，所述金属柱与所述第一接地点或所述第二接地点电性连接；所述第一基板上设有第二封装体，用于塑封所述金属柱。
4.根据权利要求3所述的分层电磁屏蔽封装结构，其特征在于，所述第二封装体的塑封料中设有导电颗粒。
5.根据权利要求1所述的分层电磁屏蔽封装结构，其特征在于，所述中间层采用阻挡块，所述阻挡块的一侧与所述底部屏蔽层连接，另一侧与所述顶部屏蔽层连接。
6.根据权利要求5所述的分层电磁屏蔽封装结构，其特征在于，所述阻挡块上开设有通孔。
7.根据权利要求5所述的分层电磁屏蔽封装结构，其特征在于，所述阻挡块包括第二基板和设于所述第二基板上的第三封装体，所述第二基板和所述第三封装体两者中，其中一个与所述底部屏蔽层连接，另一个与所述顶部屏蔽层连接。
8.一种封装结构制作方法，其特征在于，包括：
制作屏蔽器件，所述屏蔽器件包括底部屏蔽层、中间层和顶部屏蔽层；
提供模组基板，所述模组基板上设置第一接地点和第二接地点；
在所述模组基板上间隔贴装多个芯片，在至少两个相邻的所述芯片之间贴装所述屏蔽器件，其中，所述底部屏蔽层贴装在所述模组基板上，所述中间层叠装于所述底部屏蔽层远离所述模组基板的一侧，所述顶部屏蔽层叠装于所述中间层远离所述底部屏蔽层的一侧；且所述底部屏蔽层与所述第一接地点电性连接，所述顶部屏蔽层与所述第二接地点电性连接；所述中间层采用绝缘材料；
在所述模组基板的一侧形成第一封装体，以塑封所述屏蔽器件和多个所述芯片；在所述第一封装体表面的外表面设置金属层，所述底部屏蔽层和所述顶部屏蔽层分别与所述金属层电性连接。
9.根据权利要求8所述的封装结构制作方法，其特征在于，所述制作屏蔽器件的步骤包括：
制作所述底部屏蔽层和所述顶部屏蔽层的步骤分别包括：
提供第一基板，在所述第一基板的正面设置第一焊盘，在所述第一基板的反面设置第二焊盘，所述第一焊盘和所述第二焊盘电性连接；
在所述第一焊盘上设置金属柱，所述金属柱用于与所述第一接地点或所述第二接地点电性连接；
在所述第一基板远离所述第二焊盘的一侧设置第二封装体，以塑封所述金属柱，且所述金属柱露出所述第二封装体；
制作所述中间层的步骤包括：
提供第二基板，在所述第二基板上设置第三封装体，所述第二基板和所述第三封装体两者中，其中一个与所述底部屏蔽层连接，另一个与所述顶部屏蔽层连接。
10.根据权利要求9所述的封装结构制作方法，其特征在于，所述制作所述中间层的步骤还包括：
在所述第三封装体上开设通孔。
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* Cited by examiner, † Cited by third party
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CN115064521A (zh) * 2022-06-02 2022-09-16 江苏卓胜微电子股份有限公司 射频模组封装结构、制造方法及射频设备
CN115549633B (zh) * 2022-10-27 2023-07-28 泓林微电子（昆山）有限公司 基板集成电感屏蔽结构、由其组成的声波滤波器件及应用
CN115763440A (zh) * 2022-11-08 2023-03-07 北京唯捷创芯精测科技有限责任公司 一种分腔式电磁屏蔽结构、制备方法及电子设备
CN117133724A (zh) * 2023-03-20 2023-11-28 荣耀终端有限公司 封装芯片结构及其加工方法、和电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105472866A (zh) * 2014-09-30 2016-04-06 太阳诱电株式会社 电路组件及其制造方法
WO2017179586A1 (ja) * 2016-04-15 2017-10-19 株式会社村田製作所 表面実装型シールド部材及び回路モジュール
WO2019135376A1 (ja) * 2018-01-05 2019-07-11 株式会社村田製作所 高周波モジュール
CN110349938A (zh) * 2018-04-05 2019-10-18 三星电机株式会社 电子装置模块
CN111357395A (zh) * 2017-11-20 2020-06-30 株式会社村田制作所 高频模块

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105472866A (zh) * 2014-09-30 2016-04-06 太阳诱电株式会社 电路组件及其制造方法
WO2017179586A1 (ja) * 2016-04-15 2017-10-19 株式会社村田製作所 表面実装型シールド部材及び回路モジュール
CN111357395A (zh) * 2017-11-20 2020-06-30 株式会社村田制作所 高频模块
WO2019135376A1 (ja) * 2018-01-05 2019-07-11 株式会社村田製作所 高周波モジュール
CN110349938A (zh) * 2018-04-05 2019-10-18 三星电机株式会社 电子装置模块

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