CN112198423A - Fpga芯片内的测试激励生成单元 - Google Patents

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Abstract

本发明公开了一种FPGA芯片内的测试激励生成单元。该测试激励生成单元包括：激励生成模块，用于生成被测用户逻辑单元所需要的激励信号或控制信号；PCIE模块，用于使激励生成模块和逻辑分析模块与外部计算机进行通信。本发明的测试激励生成单元可以在FPGA芯片內部产生被测用户逻辑单元所需要的激励信号或控制信号，从而能够高效灵活地为被测用户逻辑单元提供激励信号或控制信号。

Description

FPGA芯片内的测试激励生成单元
技术领域
本发明涉及FPGA(现场可编程逻辑门阵列)芯片领域，尤其涉及一种FPGA芯片内的测试激励生成单元。
背景技术
随着5G通信、物联网、人工智能、大数据、云计算等科学技术的不断发展，科技产业对集成电路的计算能力、计算延时和可编程性要求越来越高。FPGA因其自身高并行度、低延时、高灵活度、高性能功耗比等特性在各新兴技术领域正在被广泛使用。
然而FPGA因其技术生态不健全、开发难度大、开发周期长等原因，给开发者带来了极大的挑战。在这些挑战中，FPGA内部的用户功能逻辑测试环节的问题尤其突出。特别是在云FPGA***和远程FPGA***中，用户功能逻辑测试更是困难重重。其中最难解决的问题之一是逻辑测试激励信号生成的问题。
在现有技术中，FPGA测试激励信号往往通过外部物理输入接口提供。物理接口的信号质量和数据正确性受外部硬件环境限制，致使在测试FPGA用户功能逻辑之前，必须先消耗大量时间精力去测试硬件外部接口通信是否正确。另外，外部接口提供的输入激励信号往往受外部设备限制，无法按照逻辑功能设计者和逻辑测试者的需求任意生成。进一步地，在FPGA逻辑电路测试过程中，为了方便问题定位，往往需要对某些特殊信号进行特殊控制。传统方法通过VIO(虚拟IO)的方式只能进行少量信号的控制，且只能通过外部计算机用户软件进行控制，控制延时较大，无法满足大量信号或低延时信号的控制需求。
因此，需要提供一种能够高效灵活地为FPGA用户功能逻辑测试提供激励信号的解决方案。
发明内容
有鉴于此，本发明提出了一种FPGA芯片内的测试激励生成单元，其能够解决以上技术问题。
本发明的技术方案如下：
一种FPGA芯片内的测试激励生成单元，包括：
激励生成模块，用于生成被测用户逻辑单元所需要的激励信号或控制信号；
PCIE模块，用于使激励生成模块与外部计算机进行通信。
根据本发明一优选实施例，所述激励生成模块包括向量缓存、周期时间表、边沿时间表、指令执行单元以及接口时序生成单元，所述向量缓存存储多个向量，每个向量包括周期时间表地址、边沿时间表地址、边沿数据、微指令以及微指令参数，所述指令执行单元被配置为通过读取所述向量缓存、所述周期时间表和所述边沿时间表并执行，在所述接口时序生成单元生成所述激励信号或所述控制信号。
根据本发明一优选实施例，所述接口时序生成单元被配置为向所述被测用户逻辑单元的输入信号接口输入所述激励信号，或向所述被测用户逻辑单元的测试信号接口输入所述控制信号。
根据本发明一优选实施例，所述PCIE模块包括PCIE IP接口、DMA写接口、DMA读接口，所述PCIE IP接口用于与外部计算机进行通信，所述DMA写接口用于向所述激励生成模块写入向量数据和配置数据，所述DMA读接口用于从所述激励生成模块读取数据。
根据本发明一优选实施例，所述配置数据包括用于写入周期时间表的周期时间数据以及用于写入边沿时间表的边沿时间数据。
一种FPGA芯片，包括被测用户逻辑单元以及以上描述的测试激励生成单元。
根据本发明一优选实施例，所述FPGA芯片还包括选择电路和配置寄存器，所述选择电路被配置为在所述配置寄存器的控制下选择外部物理接口或所述激励生成模块生成的激励信号作为所述被测用户逻辑单元的输入。
根据本发明一优选实施例，所述PCIE模块还包括寄存器接口，用于对所述配置寄存器进行设置。
由以上技术方案可以看出，本发明的测试激励生成单元可以在FPGA芯片內部产生被测用户逻辑单元所需要的激励信号和控制信号，从而能够高效灵活地为被测用户逻辑单元提供激励信号或控制信号。
附图说明
参照附图，本发明的公开内容将变得更易理解。本领域技术人员容易理解的是，这些附图仅仅用于举例说明本发明的技术方案，而并非意在对本发明的保护范围构成限定。图中：
图1为现有技术中的FPGA芯片内部的结构示意图；
图2为根据本发明实施例的FGPA芯片内部的结构示意图；
图3为根据本发明实施例的向量缓存中的向量数据的示意图；
图4为根据本发明实施例的周期时间表的示意图；
图5为根据本发明实施例的边沿时间表的示意图；
图6为根据本发明的激励信号生成原理的示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面结合附图和具体实施例对本发明进行详细描述。
图1为现有技术中的FPGA芯片内部的结构示意图。如图1所示，FPGA芯片内包括用户功能逻辑单元。用户功能逻辑单元包括输入信号接口、测试信号接口以及输出信号接口。输入信号接口和输出信号接口分别与FPGA芯片的物理接口连接。测试信号接口通过JTAG接口与外部计算机连接。现有技术中对用户功能逻辑单元进行测试的激励信号是通过物理接口从FPGA芯片外部输入的。用户功能逻辑单元产生的输出信号通过物理接口输出到外部分析设备进行分析。一些用于简单测试的控制信号可以通过EDA厂商提供的VIO(虚拟引脚)技术进行生成，通过JTAG接口输入到测试信号接口。如在背景技术部分所介绍的，现有技术中不能高效灵活地为用户功能逻辑提供测试激励信号。
图2为根据本发明实施例的FGPA芯片内部的结构示意图。如图2所示，FPGA芯片内包括测试激励生成单元和被测用户逻辑单元。测试激励生成单元包括：激励生成模块和PCIE模块。激励生成模块用于生成被测用户逻辑单元所需要的激励信号和控制信号。PCIE模块作为测试激励生成单元对外通信的接口，用于使激励生成模块与外部计算机进行通信。被测用户逻辑单元包括输入信号接口、测试信号接口和输出信号接口。FPGA芯片还可以包括选择电路和配置寄存器。选择电路被配置为在配置寄存器的控制下选择外部物理接口或激励生成模块生成的激励信号作为被测用户逻辑单元的输入信号。
根据本发明的测试激励生成单元位于FPGA的芯片内部，因此可以在从FPGA芯片内部高效且灵活地为被测用户逻辑单元提供激励信号或控制信号，不再需要从FPGA芯片外部引入激励信号或控制信号，从而避免了现有技术中从外部引入激励信号或控制信号所产生的问题。
根据本发明的实施例，激励生成模块包括向量缓存、周期时间表、边沿时间表、指令执行单元以及接口时序生成单元。向量缓存存储多个向量，每个向量包括周期时间表地址、边沿时间表地址、边沿数据、微指令以及微指令参数。指令执行单元通过读取向量缓存、周期时间表和所述边沿时间表，在接口时序生成单元生成激励信号和控制信号。接口时序单元可以直接与被测用户逻辑单元的输入信号接口连接，也可以通过选择电路与被测用户逻辑单元的输入信号接口连接，以便为被测用户逻辑单元提供激励信号。另外，接口时序生成单元还与被测用户逻辑单元的测试信号接口连接，用于向被测用户逻辑单元提供控制信号。被测用户逻辑单元的输出信号可以通过物理接口输出到外部设备或专用仪器，以便对输出信号进行逻辑正确性分析。另外，对于被测用户逻辑单元的测试信号接口输出的内部信号，可以通过FPGA原厂提供的逻辑分析仪工具(如Xilinx公司的Chipscope工具或Intel公司的SignalTap工具)抓取以便进行分析。
根据本发明的实施例，PCIE模块包括PCIE IP接口、DMA写接口、DMA读接口。PCIEIP接口用于与外部计算机进行通信。DMA写接口用于向激励生成模块写入向量数据和配置数据。DMA读接口用于从激励生成模块读取数据。配置数据包括用于写入周期时间表的周期时间数据以及用于写入边沿时间表的边沿时间数据。PCIE模块还可以包括寄存器接口，用于对配置寄存器进行设置。
以上对根据本发明实施例的FPGA芯片以及测试激励生成单元的结构进行了描述。下面将结合图3至图6详细介绍激励信号或控制信号的生成方式。
图3为根据本发明实施例的向量缓存中的向量数据的示意图。如图3所示，向量缓存中存储用于生成激励信号或控制信号的多个向量。每个向量包括周期时间表地址、边沿时间表地址、边沿数据、微指令以及微指令参数。通过周期时间表地址，可以从周期时间表中获得周期时间数据。通过边沿时间表地址，可以从边沿时间表获得边沿时间数据。微指令用于控制向量执行的顺序、次数、节奏、条件等。微指令参数为执行微指令所需要的执行参数。指令执行单元可以通过读取向量缓存中的向量，获得周期时间数据、边沿时间数据、边沿数据、微指令以及微指令参数，执行微指令，进而在接口时序生成单元处生成激励信号或控制信号。表1中列出了根据本发明实施例的一些常用的微指令以及相应的指令参数。通过微指令可以对激励信号或控制信号的生成进行控制。
Figure BDA0002700921070000051
表1
图4为根据本发明实施例的周期时间表的示意图。如图4所示，根据本发明实施例的周期时间表中存储了256种波形周期。通过向量中的周期时间表地址可以指定周期时间表中的一种周期作为激励信号或控制信号的周期。
图5为根据本发明实施例的边沿时间表的示意图。如图5所示，根据本发明实施例的边沿时间表中存储了256种边沿信息，每种边沿信息包括8个边沿时刻信息。通过向量中的边沿时间表地址可以指定边沿时间表中的一种边沿信息作为激励信号或控制信号的边沿信息。
图6为根据本发明的激励信号生成原理的示意图。如图6所示，生成信号(即激励信号或控制信号)是以时钟信号作为参照，通过周期T(32个时钟周期)、8个边沿时刻(第3、6、8、11、17、23、28以及31个时钟周期)以及8个边沿数据(10010110)定义的。周期T可以利用向量中的周期时间表地址从周期时间表中获得。8个边沿时刻可以利用向量中的边沿时间表地址从边沿时间表中获得。8个边沿数据(即在8边沿时刻的信号值)可以从向量中获得。通过以上信息结合微指令和微指令参数，可以在接口时序生成单元生成激励信号或控制信号。
当需要改变激励信号或控制信号时，可以使用外部计算机通过PCIE模块中的DMA写接口向向量缓存写入新的向量，从而使激励生成模块按照新的向量生成新的激励信号和/或控制信号。另外，用户也可以使用外部计算机通过PCIE模块中的DMA写接口向周期时间表和/或边沿时间表写入新的周期时间数据和/或边沿时间数据，从而改变可供选择的周期时间和边沿时间。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (8)

1.一种FPGA芯片内的测试激励生成单元，包括：
激励生成模块，用于生成被测用户逻辑单元所需要的激励信号或控制信号；
PCIE模块，用于使激励生成模块与外部计算机进行通信。
2.根据权利要求1所述的测试激励生成单元，其特征在于，所述激励生成模块包括向量缓存、周期时间表、边沿时间表、指令执行单元以及接口时序生成单元，所述向量缓存存储多个向量，每个向量包括周期时间表地址、边沿时间表地址、边沿数据、微指令以及微指令参数，所述指令执行单元被配置为通过读取所述向量缓存、所述周期时间表和所述边沿时间表并执行，在所述接口时序生成单元生成所述激励信号或所述控制信号。
3.根据权利要求2所述的测试激励生成单元，其特征在于，所述接口时序生成单元被配置为向所述被测用户逻辑单元的输入信号接口输入所述激励信号，或向所述被测用户逻辑单元的测试信号接口输入所述控制信号。
4.根据权利要求1-3中任一项所述的测试激励生成单元，其特征在于，所述PCIE模块包括PCIEIP接口、DMA写接口、DMA读接口，所述PCIEIP接口用于与外部计算机进行通信，所述DMA写接口用于向所述激励生成模块写入向量数据和配置数据，所述DMA读接口用于从所述激励生成模块读取数据。
5.根据权利要求4所述的测试激励生成单元，其特征在于，所述配置数据包括用于写入周期时间表的周期时间数据以及用于写入边沿时间表的边沿时间数据。
6.一种FPGA芯片，其特征在于，所述FPGA芯片包括被测用户逻辑单元以及根据权利要求1至5中任一项所述的测试激励生成单元。
7.根据权利要求6所述的FPGA芯片，其特征在于，所述FPGA芯片还包括选择电路和配置寄存器，所述选择电路被配置为在所述配置寄存器的控制下选择外部物理接口或所述激励生成模块生成的激励信号作为所述被测用户逻辑单元的输入。
8.根据权利要求7所述的FPGA芯片，其特征在于，所述PCIE模块还包括寄存器接口，用于对所述配置寄存器进行设置。
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