CN112119494B - 半导体装置和其制作方法 - Google Patents

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Abstract

本公开提供了一种半导体装置和其制作方法。所述半导体装置包含III‑V族材料层、第一栅极、第二栅极和第一钝化层。所述第一栅极和所述第二栅极位于所述III‑V族材料层上。所述第一钝化层位于所述第一栅极上。所述第一栅极中的元素的第一激活率不同于所述第二栅极中的所述元素的第二激活率。

Description

半导体装置和其制作方法
技术领域
本公开涉及一种半导体装置和其制作方法，并且更具体地涉及一种具有在不同于另一栅极的栅极中激活的元素的半导体装置和其制作方法。
背景技术
包含直接带隙半导体的组件，例如包含III-V族材料或III-V族化合物(类别：III-V族化合物)的半导体组件由于其特性而可以在各种条件或各种环境中(例如，在不同的电压和频率下)运行或工作。
半导体组件可以包含异质结双极性晶体管(HBT)、异质结场效应晶体管(HFET)、高电子迁移率晶体管(HEMT)、调制掺杂FET(MODFET)等。
发明内容
在本公开的一些实施例中，提供了一种半导体装置，所述半导体装置包含III-V族材料层、第一栅极、第二栅极和第一钝化层。所述第一栅极和所述第二栅极安置在所述III-V族材料层上。所述第一钝化层安置在所述第一栅极上。所述第一栅极中的元素的第一激活率(activation ratio)不同于所述第二栅极中的所述元素的第二激活率。
在本公开的一些实施例中，提供了一种半导体装置，所述半导体装置包含III-V族材料层、第一掺杂III-V族层、第二掺杂III-V族层、第一介电层和第二介电层。所述第一掺杂III-V族层和所述第二掺杂III-V族层位于所述III-V族材料层上。所述第一介电层位于所述第一掺杂III-V族层上。所述第二介电层位于所述第二掺杂III-V族层上。所述第一介电层的材料不同于所述第二介电层的材料。
在本公开的一些实施例中，提供了一种用于制造半导体装置的方法。所述方法包含形成III-V族材料层以及形成位于所述III-V族材料层上的第一栅极和第二栅极。所述用于制造半导体装置的方法进一步包含形成位于所述第一栅极上的第一钝化层。高温技术之后，所述第一栅极中的元素的第一激活率不同于所述第二栅极中的所述元素的第二激活率。
附图说明
当与附图一起阅读以下详细描述时，可以根据以下详细描述容易地理解本公开的各方面。应当注意的是，各种特征可能未按比例绘制。实际上，为了讨论的清楚起见，可以任意增大或减小各种特征的尺寸。
图1是根据本公开的一些实施例的半导体装置的横截面视图；
图1A是根据本公开的一些实施例的由半导体装置实施的电路的示意图；
图1B是根据本公开的一些实施例的由半导体装置实施的电路的示意图；
图2是根据本公开的一些实施例的半导体装置的横截面视图；
图3是根据本公开的一些实施例的半导体装置的横截面视图；
图4是根据本公开的一些实施例的半导体装置的横截面视图；
图5是根据本公开的一些实施例的半导体装置的横截面视图；
图6是根据本公开的一些实施例的半导体装置的横截面视图；
图7是根据本公开的一些实施例的半导体装置的横截面视图；
图8是根据本公开的一些实施例的半导体装置的横截面视图；
图9是根据本公开的一些实施例的半导体装置的横截面视图；
图10是根据本公开的一些实施例的半导体装置的横截面视图；
图11是根据本公开的一些实施例的半导体装置的横截面视图；
图12A、12B、12C、12D、12E、12F、12G、12H、12I、12J、12K和12L展示了根据本公开的一些实施例的在制造半导体装置的几种操作；并且
图13A、13B、13C、13D、13E和13F展示了根据本公开的一些实施例的在制造半导体装置中的操作。
具体实施方式
以下公开提供了用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述了组件和配置的具体实例。当然，这些仅仅是实例，而并非作为限制性的条件。在本公开中，在下文中的將第一特征形成在第二特征之上的描述或將第一特征形成在第二特征上方的描述，可以包含将第一特征和第二特征形成为直接接触的实施例，并且还可以包含在第一特征与第二特征之间可以形成另外的特征、使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个实例中重复附图标记和/或字母。这种重复的附图标记和/或字母是为了简单和清晰的目的，而并不特定表示所讨论的各个实施例和/或配置之间的关系。
下文详细讨论了本公开的实施例。然而，应当理解的是，本公开提供了许多可以在各种各样的特定上下文中具体化的适用概念。所讨论的具体实施例仅是说明性的，而不限制本公开的范围。
参考图1，其展示了根据本公开的一些实施例的半导体装置1的横截面视图。半导体装置1可以在各种电压电平下工作。例如，半导体装置1可以在相对大的电压电平(例如，等于或大于大约600V)下工作。半导体装置1可以在各种频带下工作。例如，半导体装置1可以在相对高的频带(例如，从大约1KHz到大约50GHz)下工作。
半导体装置1包含衬底10、III-V族材料层11、栅极12和13以及钝化层14和15。
衬底10可以包含但不限于硅(Si)、掺杂Si、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)、蓝宝石、绝缘体上硅(SOI)或一或多种其它适合的材料。衬底10可以进一步包含掺杂区域，例如，p阱、n阱等。衬底10可以包含杂质。衬底10可以包含p型硅衬底。
III-V族材料层11可以形成于衬底10上。III-V族材料层11可以包含III族氮化物层111以及形成于III族氮化物层111上的III族氮化物层113。
III族氮化物层111可以包含但不限于III族氮化物，例如，化合物InxAlyGa1-x-yN，其中x+y≦1。III族氮化物可以进一步包含但不限于例如化合物AlyGa(1-y)N，其中y≦1。例如，III族氮化物层111可以包含带隙为约3.4eV的GaN层。III族氮化物层111可以安置在衬底10上。
III族氮化物层113可以与III族氮化物层111直接接触。III族氮化物层113可以包含但不限于III族氮化物，例如，化合物InxAlyGa1-x-yN，其中x+y≦1。III族氮化物可以进一步包含但不限于例如化合物AlyGa(1-y)N，其中y≦1。例如，III族氮化物层113可以包含带隙为约4eV的AlGaN。
在III族氮化物层111与III族氮化物层113之间可以形成异质结，例如在III族氮化物层111与III族氮化物层113的界面处可以形成异质结，并且不同氮化物的异质结的极化在邻近于III族氮化物层111与III族氮化物层113的界面处形成二维电子气(2DEG)区域。2DEG区域可以形成于III族氮化物层111中。III族氮化物层111可以在2DEG区域中提供电子或去除其中的电子，由此控制半导体装置1的导通。尽管为了简单起见未在图1中展示，经审慎考虑，在衬底10和III-V族材料层11的堆叠之间可以形成超晶格层，以促进半导体装置1在相对高的电压电平下的操作。
栅极12可以形成于III-V族材料层11上。栅极12可以包含部分121和部分123。栅极12的部分121可以位于III-V族材料层11上，并且栅极12的部分123可以位于栅极12的部分121上。
栅极12的部分121可以是或包含掺杂III-V族层。栅极12的部分121可以是或包含p型掺杂III-V族层。栅极12的部分121可以由外延p型III-V族材料制成或包含外延p型III-V族材料。栅极12的部分121可以包含例如但不限于III族氮化物，例如，化合物AlyGa(1-y)N，其中y≤1。栅极12的部分121的材料可以是或包含p型掺杂GaN。尽管未在图1中展示，经审慎考虑，在本公开的一些其它实施例中可以省略栅极12的部分121。尽管未在图1中展示，经审慎考虑，在本公开的一些其它实施例中，可以省略栅极12的部分121并且栅极12的部分123与III族氮化物层113直接接触。
栅极12的部分123可以包含导电层。栅极12的部分123可以是或包含栅极金属。栅极金属可以包含例如但不限于钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)和其化合物(如但不限于氮化钛(TiN)、氮化钽(TaN)、其它导电氮化物或导电氧化物)、金属合金(如铝铜合金(Al-Cu))或其它适合的材料。
2DEG区域可以形成于栅极12的部分121下方，并且被设定为当栅极12处于零偏置状态时处于断开状态(OFF state)。当向栅极12施加电压时，在栅极12下方的区域中会感生电子或电荷。当电压增加时，所感生的电子或电荷的数量也增加。此类装置可以被称为增强型装置(enhancement-mode device)。
栅极13可以形成于III-V族材料层11上。栅极12和栅极13可以被安置成处于基本上相同的高度(elevation)。
栅极13可以包含部分131和部分133。栅极13的部分131可以位于III-V族材料层11上。栅极13的部分133可以位于栅极13的部分131上。
栅极13的部分131可以是或包含掺杂III-V族层。栅极13的部分131可以是或包含p型掺杂III-V族层。栅极13的部分131可以由外延p型III-V族材料制成或包含外延p型III-V族材料。栅极13的部分131可以包含例如但不限于III族氮化物，例如，化合物AlyGa(1-y)N，其中y≤1。栅极13的部分131的材料可以是或包含p型掺杂GaN。尽管未在图1中展示，经审慎考虑，在本公开的一些其它实施例中可以省略栅极13的部分131。尽管未在图1中展示，经审慎考虑，在本公开的一些其它实施例中，可以省略栅极13的部分131并且栅极13的部分133与III族氮化物层113直接接触。
栅极13的部分133可以包含导电层。栅极13的部分133可以是或包含栅极金属。栅极金属可以包含例如但不限于钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)和其化合物(如但不限于氮化钛(TiN)、氮化钽(TaN)、其它导电氮化物或导电氧化物)、金属合金(如铝铜合金(Al-Cu))或其它适合的材料。
栅极12中的元素的激活率可以基本上不同于栅极13中的元素的激活率。例如，栅极12和栅极13可以具有p型掺杂物，并且栅极12中的p型掺杂物的激活率可以基本上不同于栅极13中的p型掺杂物的激活率。例如，栅极12和栅极13可以具有镁(Mg)，并且栅极12中的Mg的激活率可以基本上不同于栅极13中的Mg的激活率。
栅极12中的Mg的激活率的范围可以为约0.130％到约0.200％。栅极12中的Mg的激活率的范围可以为约0.145％到约0.185％。栅极12中的Mg的激活率的范围可以为约0.160％到约0.170％。栅极13中的Mg的激活率的范围可以为约0.130％到约0.200％。栅极13中的Mg的激活率的范围可以为约0.145％到约0.185％。栅极13中的Mg的激活率的范围可以为约0.160％到约0.170％。栅极12中的Mg的激活率和栅极13中的Mg的激活率可以通过X射线光电子谱学(XPS)技术获得。栅极12中的Mg的激活率和栅极13中的Mg的激活率可以通过电子能量损失谱学(EELS)技术获得。栅极12中的Mg的激活率和栅极13中的Mg的激活率可以通过低温光致发光(PL)技术获得。
栅极12和13的元素之间的激活率差异可以致使晶体管Tr1(其可以包含如左边虚线框所示的栅极12)与晶体管Tr2(其可以包含右边虚线框所示的栅极13)具有不同的阈值电压。可以在同一衬底上制造具有不同阈值电压的各种晶体管(例如，晶体管Tr1和Tr2)，以提供集成电路的更多设计选项。
钝化层14可以安置在栅极12上。钝化层14可以安置在栅极12的部分121上。钝化层14可以与栅极12直接接触。钝化层14可以直接接触栅极12的部分121。钝化层14可以直接接触栅极12的部分123。钝化层14可以完全覆盖栅极12。钝化层14可以完全覆盖栅极12的部分121和部分123。
钝化层14的厚度T1可以等于或大于约钝化层14的厚度T1可以为约/>到约/>钝化层14的厚度T1的范围可以为约/>到约/>钝化层14的厚度T1的范围可以为约/>到约/>钝化层14可以包含介电层。钝化层14可以包含氧化硅、氮化硅、氧化铝、氮化铝和其组合。
钝化层15可以位于栅极13上。钝化层15可以直接接触栅极13。钝化层15可以直接接触栅极13的部分131。钝化层15可以直接接触栅极13的部分133。钝化层15可以直接接触钝化层14。钝化层14可以安置在栅极12与钝化层15之间。钝化层15可以覆盖钝化层14。
可以通过调整/选择钝化层的材料，来实现将具有不同阈值电压的不同晶体管形成于同一衬底上，并且因此进一步地不需要离子注入(implantation)技术。因此可以简化制造技术，并且制造成本也可以降低。
接触栅极12的部分121和栅极13的部分131的不同材料可以致使部分121和131(例如，p型掺杂III-V族层)中的掺杂物(例如，p型掺杂物)具有不同的激活率，因此栅极12和13的阈值电压可能会呈现不同。因此，可以通过调整/选择与不同晶体管的栅极接触的掺杂III-V族层的材料，来微调同一衬底上的不同晶体管的阈值电压。因此，在不需要在制造技术的效率上妥协、且能达到使复杂度最小化的情况下，可以使得制作具有多种电压的集成电路时，其设计灵活性可以更大并且更优化。
钝化层15可以是或包含介电层。钝化层15可以包含氧化硅、氮化硅、氧化铝、氮化铝和其组合。例如，钝化层14的材料可以不同于钝化层15的材料。钝化层14可以由氮化硅(例如，Si3N4)制成或包含氮化硅，并且钝化层15可以由氧化硅(例如，SiO2)制成或包含氧化硅。从而，栅极12的阈值电压可以低于栅极13的阈值电压。例如，钝化层14可以由氧化硅(例如，SiO2)制成或包含氧化硅，并且钝化层15可以由氮化硅(例如，Si3N4)制成或包含氮化硅。从而，栅极12的阈值电压可以高于栅极13的阈值电压。
钝化层15的厚度T2可以等于或大于约钝化层15的厚度T2可以为约/>到约/>钝化层15的厚度T2可以为约/>到约/>钝化层15的厚度T2可以为约到约/>钝化层14的厚度T1可以小于钝化层15的厚度T2。钝化层15的厚度T2与钝化层14的厚度T1的比率(T2/T1)可以等于或大于约5。钝化层15的厚度T2与钝化层14的厚度T1的比率(T2/T1)可以为约5到约20。钝化层15的厚度T2与钝化层14的厚度T1的比率(T2/T1)可以为约6到约15。钝化层15的厚度T2与钝化层14的厚度T1的比率(T2/T1)可以为约8到约12。
利用钝化层14和钝化层15的厚度设计，栅极12和13中的元素的激活率可以根据实际需要被设置为不同的预定值，而相对薄的钝化层14不占用太多竖直空间。因此，半导体装置1的总体厚度可以保持令人满意的薄，从而实现装置的小型化。另外，相对薄的钝化层14可以为随后要在其上形成的层/结构提供相对较少的崎岖表面。
半导体装置1可以进一步包含III-V族材料层11上的电极21和22。电极21和22以及栅极12和栅极13可以被安置成处于基本上相同的高度。电极21可以充当源极电极，并且电极22可以充当漏极电极。电极21和22可以包含例如但不限于导体材料。导体材料可以包含但不限于例如金属、合金、掺杂半导体材料(例如，掺杂晶体硅)或其它适合的导体材料。
半导体装置1可以进一步包含电极21和22上的层间电介质23。层间电介质23可以覆盖电极21和22以及钝化层15。层间电介质23可以通过钝化层15与钝化层14间隔开。层间电介质23可以充当平坦化层，为在其上形成的层/结构提供基本上平面的上表面。
半导体装置1可以进一步包含经过图案化的导电层25和27、导电通孔24和26、金属间电介质28以及钝化层29。导电通孔24可以形成于层间电介质23中并且将电极21和22电连接到经过图案化的导电层25。导电通孔26可以形成于金属间电介质28中并且将经过图案化的导电层25电连接到经过图案化的导电层27。经过图案化的导电层27可以包含导电部分27a、27b、27c、27d、27e和27f。钝化层29可以具有开口，以分别使导电部分27a、27b、27c、27d、27e和27f暴露。导电部分27a和27e可以充当连接到漏极的导电衬垫。导电衬垫27b和27d可以充当连接到栅极的导电衬垫。导电衬垫27c和27f可以充当连接到源极的导电衬垫。
半导体装置1可以进一步包含背侧金属层20。背侧金属层20可以形成于衬底10的与III-V族材料层11所形成的表面101相对的表面102上。背侧金属层20可以包含例如但不限于钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)和其化合物(如但不限于氮化钛(TiN)、氮化钽(TaN)、其它导电氮化物或导电氧化物)、金属合金(如铝铜合金(Al-Cu))或其它适合的材料。
以下表1提供了一些示范性半导体装置(E1和E2)的实验结果。示范性半导体装置(E1和E2)中的每个示范性半导体装置可以具有与如参考图1所描述和所展示的半导体装置1相同或类似的结构。表1最右边的列示出了示范性半导体装置(E1和E2)中的每个示范性半导体装置中的栅极的阈值电压。在表1中，晶体管的栅极可以包含p型掺杂GaN层(例如，如图1中示出的部分121或131)，并且钝化层中的每个钝化层直接接触对应的p型掺杂GaN层。
表1
表1给出了钝化层的尺寸或大小(例如，厚度)及材料的一些组合，这些组合可以产生不同的阈值电压。换言之，具有各种或不同阈值电压的晶体管可以形成于同一衬底上。换言之，具有各种或不同阈值电压的晶体管可以被集成为整体结构。尽管表中给出了仅四个实验结果，经审慎考虑，钝化层的材料和尺寸(例如，厚度)可以变化，以具有所关注的栅极阈值电压。具有各种栅极阈值电压的晶体管在整体结构中的集成可以促进小型化。具有各种栅极阈值电压的晶体管在整体结构中的集成可以提供设计灵活性。
图1A是根据本公开的一些实施例的由半导体装置实施的电路C1的示意图。电路C1可以包含晶体管Q1和晶体管Q2。根据本公开的一些实施例，晶体管Q1和晶体管Q2可以被称为半导体装置的晶体管Tr1和晶体管Tr2。图1A中示出的电路C1可以包含上拉(pull-up)部分A1和控制部分A2。上拉部分A1可以接收输入信号并且将信号输出到控制部分A2。控制部分A2可以连接到电压供应VDD。
控制部分A2可以包含具有1.5V的阈值电压的主晶体管Q2，所述主晶体管需要由上拉部分A1提供的4.5V的上拉电压。如果上拉部分A1中的晶体管也具有1.5V的阈值电压，则其需要三个晶体管Q1来提供4.5V的上拉电压。然而，如果晶体管Q1具有2.25V的阈值电压，则其仅需要2个晶体管Q1来提供4.5V的上拉电压。通过利用上拉部分中具有较高阈值电压的一或多个晶体管，可以减少晶体管的数量，并且可以减少总体电路面积。
图1B是根据本公开的一些实施例的由半导体装置实施的电路C2的示意图。电路C2可以包含晶体管Q1和晶体管Q2。根据本公开的一些实施例，晶体管Q1和晶体管Q2可以被称为半导体装置的晶体管Tr1和晶体管Tr2。图1B中示出的电路C2可以包含钳位(clamp)部分B1和控制部分B2。钳位部分B1可以接收输入信号，并且将钳位信号输出到控制部分B2。控制部分B2可以连接到电压供应VDD。
控制部分B2可以包含具有2V的阈值电压的主晶体管Q2，所述主晶体管需要由钳位部分B1提供的4.5V的钳位电压。如果钳位部分B1中的晶体管还具有2V的阈值电压，则不能实现精确4.5V的钳位电压。然而，如果具有2.5V的阈值电压的晶体管Q1与具有2V的阈值电压的晶体管Q2在钳位部分B1中串联连接，则可以实现4.5V的钳位电压。通过利用钳位部分中具有不同阈值电压的一或多个晶体管，可以提供各种钳位电压。
通过调整/选择与不同晶体管的栅极接触的钝化层的材料，不同晶体管(例如，晶体管Q1和Q2)的阈值电压可以被微调并且在同一衬底上制造。因此，具有各种阈值电压的集成电路(例如，电路C1和C2)的设计灵活性可以更大。
图2是根据本公开的一些实施例的半导体装置2的横截面视图。除了例如钝化层14A具有不同的结构之外，半导体装置2具有与图1中示出的半导体装置1类似的结构。
钝化层15可以直接接触栅极12。钝化层15可以直接接触栅极12的部分121。栅极12的部分121可以具有面对栅极13的部分131的表面121a(也被称为“侧表面”)以及与表面121a相对的表面121b(也被称为“侧表面”)。钝化层15可以直接接触栅极12的部分121的表面121a。钝化层15可以直接接触栅极12的部分123。栅极12的部分123可以具有面对栅极13的部分131的表面123a(也被称为“侧表面”)以及与表面123a成角度的表面123c(也被称为“上表面”)。钝化层15可以直接接触栅极12的部分123的表面123a。钝化层15可以直接接触栅极12的部分123的表面123c。
钝化层14可以直接接触栅极12的部分121的表面121b。钝化层15可以覆盖栅极12的部分121与钝化层14A。
图3是根据本公开的一些实施例的半导体装置3的横截面视图。除了例如钝化层14B具有不同的结构之外，半导体装置3具有与图1中示出的半导体装置1类似的结构。
钝化层15可以直接接触栅极12的部分121的表面121a。钝化层15可以直接接触栅极12的部分123的表面123a。钝化层15可以直接接触栅极12的部分123的表面123c。钝化层14B的表面14c(也被称为“上表面”)可以与栅极12的部分123的表面123c基本上共面。
图4是根据本公开的一些实施例的半导体装置4的横截面视图。除了例如钝化层14C具有不同的结构之外，半导体装置4具有与图1中示出的半导体装置1类似的结构。
栅极12的部分123可以具有与表面123a相对的表面123b(也被称为“侧表面”)。钝化层15可以直接接触栅极12的部分123的表面123b。钝化层15可以覆盖栅极12的部分123。
在一些其它实施例中，钝化层15可以进一步直接接触栅极12的部分121的表面121b。钝化层14C可以直接覆盖栅极12的部分121的表面121b的一部分(附图中未示出)。
图5是根据本公开的一些实施例的半导体装置5的横截面视图。除了例如钝化层14D具有不同的结构之外，半导体装置5具有与图1中示出的半导体装置1类似的结构。
钝化层15可以直接接触栅极12的部分121的表面121b。钝化层15可以直接接触栅极12的部分123的表面123b。钝化层14D可以直接接触栅极12的部分121的表面121a。钝化层15可以覆盖栅极12的部分121和钝化层14D。
图6是根据本公开的一些实施例的半导体装置6的横截面视图。除了例如钝化层14E具有不同的结构之外，半导体装置6具有与图1中示出的半导体装置1类似的结构。
钝化层15可以直接接触栅极12的部分123的表面123a。钝化层15可以直接接触栅极12的部分123的表面123c。钝化层14E的表面14c(也被称为“上表面”)可以与栅极12的部分123的表面123c基本上共面。
图7是根据本公开的一些实施例的半导体装置7的横截面视图。除了例如钝化层14F具有不同的结构之外，半导体装置7具有与图1中示出的半导体装置1类似的结构。
钝化层15可以直接接触栅极12的部分123的表面123a。钝化层15可以覆盖栅极12的部分123。
在一些其它实施例中，钝化层15可以进一步直接接触栅极12的部分121的表面121a。钝化层14F可以直接覆盖栅极12的部分121的表面121a的一部分(附图中未示出)。
图8是根据本公开的一些实施例的半导体装置8的横截面视图。除了例如钝化层15A具有不同的结构之外，半导体装置8具有与图1中示出的半导体装置1类似的结构。
钝化层15A可以覆盖栅极13并且使钝化层14的一部分暴露。钝化层14的表面14c(也被称为“上表面”)可以从钝化层15A暴露。钝化层14的表面14c可以处于比钝化层15A的表面15c(也被称为“上表面”)高的高度。钝化层14可以具有面对栅极13的部分131的表面14a(也被称为“侧表面”)以及与表面14a相对的表面14b(也被称为“侧表面”)。钝化层14的表面14a和表面14b可以从钝化层15A暴露。
图9是根据本公开的一些实施例的半导体装置9的横截面视图。除了例如钝化层14G和15B具有不同的结构之外，半导体装置9具有与图1中示出的半导体装置1类似的结构。
栅极12的部分123可与从钝化层15B暴露。栅极12的部分123可以从钝化层14G暴露。钝化层14G的表面14c(也被称为“上表面”)可以与钝化层15B的表面15c(也被称为“上表面”)基本上共面。钝化层14G的表面14c可以处于比栅极12的部分123的表面123c低的高度。
层间电介质23可以直接接触钝化层14G。层间电介质23可以直接接触钝化层15B。
图10是根据本公开的一些实施例的半导体装置10的横截面视图。除了例如钝化层15C具有不同的结构之外，半导体装置10具有与图2中示出的半导体装置2类似的结构。
钝化层14A和栅极12的部分123可以从钝化层15C暴露。层间电介质23可以直接接触钝化层14A和栅极12的部分123。层间电介质23可以直接接触栅极12的部分123的表面123a。钝化层15C的表面15c可以处于比栅极12的部分123的表面123c低的高度。钝化层15C的表面15c可以处于比钝化层14A的表面14c低的高度。
图11是根据本公开的一些实施例的半导体装置11的横截面视图。除了例如钝化层15D具有不同的结构之外，半导体装置11具有与图5中示出的半导体装置5类似的结构。
钝化层14D和栅极12的部分123可以从钝化层15D暴露。层间电介质23可以直接接触钝化层14D和栅极12的部分123。层间电介质23可以直接接触栅极12的部分123的表面123b。钝化层15D的表面15c可以处于比栅极12的部分123的表面123c低的高度。钝化层15D的表面15c可以处于比钝化层14D的表面14c低的高度。
图12A、12B、12C、12D、12E、12F、12G、12H、12I、12J、12K和12L展示了根据本公开的一些实施例的在制造半导体装置的一些操作步骤。尽管图12A-12L描绘了用于制作半导体装置1的几种操作步骤，但是还可以使用类似的操作步骤(例如具有一些改变)制作半导体装置2、3、4、5、6或7。
参照图12A，可以在衬底10上形成III-V族材料层11。可以在衬底10上形成III族氮化物层111，并且可以在III族氮化物层111上并且与其直接接触而形成III族氮化物层113。III族氮化物层111和113可以通过外延生长形成。由于在III族氮化物层111与III族氮化物层113之间可以形成有异质结，例如在III族氮化物层111与III族氮化物层113的界面处可以形成有异质结，所以在邻近于III族氮化物层111和III族氮化物层113的界面处可以形成有2DEG区域。
仍参考图12A，可以在III族氮化物层113上形成材料层521。材料层521可以通过外延技术形成。材料层521可以是或包含掺杂III-V族层。材料层521可以是或包含p型掺杂III-V族层。材料层521可以由外延p型III-V族材料制成或包含外延p型III-V族材料。材料层521可以包含例如但不限于III族氮化物，例如，化合物AlyGa(1-y)N，其中y≤1。材料层521的材料可以包含p型掺杂GaN。
参考图12B，可以在材料层521上形成材料层523。材料层523可以通过溅射技术形成。材料层523可以是或包含栅极金属。栅极金属可以包含例如但不限于钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)和其化合物(如但不限于氮化钛(TiN)、氮化钽(TaN)、其它导电氮化物或导电氧化物)、金属合金(如铝铜合金(Al-Cu))或其它适合的材料。
参考图12C，可以对材料层521和材料层523执行图案化技术，以形成栅极12的部分121和123以及栅极13的部分131和133。可以通过以下步骤执行图案化技术：将经过图案化的掩膜60安置在金属层521和金属层523上，以及使用经过图案化的掩膜60作为蚀刻掩膜，对材料层521和材料层523进行蚀刻以去除材料层521的一部分和材料层523的一部分，从而在III-V族材料层11上形成栅极12的部分121和123以及栅极13的部分131和133。经过图案化的掩膜60可以是或包含光刻胶材料。
参考图12D，可以去除经过图案化的掩膜60。经过图案化的掩膜60可以通过蚀刻技术、剥离(stripping)技术、提离(lift-off)技术、溶出(dissolution)技术等去除，但本公开不限于此。
参考图12E，可以在栅极12和栅极13上形成钝化材料54。钝化材料54可以通过沉积技术执行。钝化材料54可以通过等离子体增强化学气相沉积(PECVD)技术或低压CVD(LPCVD)技术形成。PECVD技术可以在450℃或较低下执行。LPCVD技术可以在约400℃到约600℃的温度下执行。钝化材料54可以包含氧化硅、氮化硅、氧化铝、氮化铝和其组合。在一些实施例中，用于使钝化材料54沉积的前体(precursor)可以包含SiH2Cl2、SiH4、TEOS或其组合。用于使钝化材料54沉积的前体可以包含O2、SiH4或其组合。用于使钝化材料54沉积的前体可以包含N2O、SiH4或其组合。钝化材料54可以在相对低的温度下形成，并且因此可以防止栅极12的结构被破坏。
钝化材料54的厚度T1可以等于或大于约钝化材料54的厚度T1可以为约到约/>钝化材料54的厚度T1可以为约/>到约/>钝化材料54的厚度T1可以为约/>到约/>
参考图12F，可以在栅极12的正上方的钝化材料54上形成经过图案化的掩膜70。从俯视图角度看，经过图案化的掩膜70可以完全覆盖栅极12。从俯视图角度看，栅极13可以从经过图案化的掩膜70暴露。经过图案化的掩膜70可以是或包含光刻胶材料。
参考图12G，可以去除钝化材料54的一部分以使栅极13暴露，从而形成钝化层14。可以在栅极12上形成钝化层14。钝化层14可以通过使用经过图案化的掩膜70作为蚀刻掩膜，对钝化材料54执行蚀刻技术来形成。蚀刻技术可以包含干法蚀刻技术、湿法蚀刻技术或其组合。
在一些其它实施例中，经过图案化的掩膜70可以形成于钝化材料54上，并且从俯视图角度看部分地覆盖栅极12。从俯视图角度看，经过图案化的掩膜70可以使栅极12的一部分暴露。在去除钝化材料54的一部分之后，栅极12的一部分可以从如参考图2所描述和所展示的钝化层14A暴露。例如，可以使用经过图案化的掩膜70作为蚀刻掩膜，对钝化材料54执行蚀刻技术以形成如参考图2所描述和所展示的钝化层14A。
参考图12H，可以去除经过图案化的掩膜70。经过图案化的掩膜70可以通过蚀刻技术、剥离技术、提离技术、溶出技术等去除，但本公开不限于此。
参考图12I，可以将钝化材料55形成在钝化层14上并且覆盖栅极13。钝化材料55可以通过沉积技术执行。钝化材料55可以通过等离子体增强化学气相沉积(PECVD)技术或低压CVD(LPCVD)技术形成。PECVD技术可以在450℃或较低下执行。LPCVD技术可以在约400℃到约600℃的温度下执行。钝化材料55可以包含氧化硅、氮化硅、氧化铝、氮化铝和其组合。用于使钝化材料55沉积的前体可以包含O2、SiH4或其组合。用于使钝化材料55沉积的前体可以包含N2O、SiH4或其组合。钝化材料55可以在相对低的温度下形成，并且因此可以防止栅极13的结构被破坏。从俯视图的角度看，钝化材料55可以覆盖栅极12和栅极13。钝化材料55可以不同于钝化材料54。
参考图12J，可以对钝化材料55执行图案化技术，以在栅极13上形成钝化层15。钝化层15可以具有开口151(也被称为“沟槽”)以使III-V族材料层11暴露。可以在栅极12上进一步形成钝化层15。钝化层14的材料可以不同于钝化层15的材料。
参考图12K，可以在钝化层15上形成导体材料层52，并且所述导体材料层可以填充在钝化层15的开口151中。导体材料层52可以包含但不限于例如金属、合金、掺杂半导体材料(例如，掺杂晶体硅)或其它适合的导体材料。
参考图12L，可以对导体材料层52执行图案化技术，以在钝化层15的开口151中形成电极21和22。
接下来，可以对电极21和22执行加热技术，以在III-V族材料层11与电极21和22之间形成欧姆接触。加热技术可以包含高温技术。加热技术可以包含快速热退火(RTA)技术。RTA技术可以在约700℃到约900℃的温度下执行，持续约20秒到约40秒。栅极12和13也可以经受加热技术(例如，高温技术)。栅极12和13上的钝化层14和15可以防止栅极12和13的结构不受加热技术的破坏。钝化层14(其与栅极12接触)和钝化层15(其与栅极13接触)可以包含不同的材料，所述不同的材料在热操作之后，可以使得栅极12中的元素的激活率可能不同于栅极13中的元素的激活率。因此，包含栅极12的晶体管的阈值电压可以不同于包含栅极13的晶体管的阈值电压。
栅极12的部分121和栅极13的部分131两者均可以包含Mg，并且钝化层14和钝化层15可以包含不同量的氢(H)。Mg原子取代栅极12的部分121和栅极13的部分131的晶体结构中的Ga原子以被激活，并且栅极12和13的晶体结构中的这些经过激活的Mg原子可以充当电荷载流子(例如，受主(acceptor))。然而，Mg原子还趋向于形成强的Mg-H键，以形成相对稳定的氢化镁。形成的Mg-H键越少，产生的Mg的激活率越高。在栅极12和13以及钝化层14和15经受前述高温技术之后，不同的氢量可以使得栅极12的部分121中的被激活的Mg与栅极13的部分131中的被激活的Mg具有不同激活率。如此，包含栅极12的晶体管的阈值电压可以不同于包含栅极13的晶体管的阈值电压。
接下来，可以形成层间电介质23、导电通孔24、经过图案化的导电层25、导电通孔26、经过图案化的导电层27、金属间电介质28和钝化层29，以形成如参考图1所描述的和所展示的半导体装置1。通过调整/选择与不同晶体管的栅极接触的钝化层的材料，不同晶体管的阈值电压可以被微调到其所期望值。因此，可以将具有不同阈值电压的晶体管集成为一个芯片或管芯，具有不同阈值电压的晶体管不必在单独衬底上制造然后被组装到一个衬底。因此，可以减少制造技术的复杂度。
图13A、13B、13C、13D、13E和13F展示了根据本公开的一些实施例的在制造半导体装置中的一些操作步骤。尽管图13A-13F描绘了用于制作半导体装置8的几种操作步骤，但是还可以使用类似的操作步骤制作半导体装置9、9A或9B。
首先，可以执行图12A-12D中所展示的操作步骤，以在III-V族材料层11上形成包含部分121和123的栅极12以及包含部分131和133的栅极13。
然后，参考图13A，可以在栅极12和栅极13上形成钝化材料55。钝化材料55可以通过沉积技术执行。钝化材料55可以通过等离子体增强化学气相沉积(PECVD)技术或低压CVD(LPCVD)技术形成。钝化材料55可以完全覆盖栅极12和栅极13。钝化材料55可以直接形成并且接触栅极12和栅极13。
参考图13B，可以去除钝化材料55的一部分以使栅极12暴露，而形成的钝化材料55'位在栅极13上。钝化材料55'可以覆盖栅极13。钝化材料55'可以通过以下形成：将经过图案化的掩膜安置在钝化材料55上，其中经过图案化的掩膜的开口位在栅极12的正上方，将位于经过图案化的掩膜的开口的正下方的钝化材料55的一部分蚀刻掉，以及去除经过图案化的掩膜。
去除钝化材料55的一部分可以在栅极12附近形成开口55A(也被称为“沟槽”)。栅极12的部分123的表面123c(也被称为“上表面”)可以从钝化材料55'暴露。栅极12的部分121的表面121a(也被称为“侧表面”)可以暴露于开口55A。栅极12的部分121的表面121b(也被称为“侧表面”)可以暴露于开口55A。栅极12的部分123的表面123a(也被称为“侧表面”)可以暴露于开口55A。栅极12的部分123的表面123b(也被称为“侧表面”)可以暴露于开口55A。
参考图13C，可以在开口55A中形成钝化材料54。钝化材料54可以形成于钝化材料55'上，并且填充在钝化材料55'的开口55A中。钝化材料54可以直接接触栅极12的部分121。
参考图13D，可以去除钝化材料54的一部分以在栅极12上形成钝化层14。钝化层14可以覆盖栅极12。钝化层14可以通过以下步骤形成：在钝化材料54上将经过图案化的掩膜安置在栅极12的正上方，蚀刻掉钝化材料54的未被经过图案化的掩膜覆盖的部分，以及去除经过图案化的掩膜。
参考图13E，可以对钝化材料55'执行图案化技术，以在栅极13上形成钝化层15。钝化层15可以具有开口151(也被称为“沟槽”)以使III-V族材料层11暴露。钝化层14的材料可以不同于钝化层15的材料。钝化层14可以包含氧化硅、氮化硅、氧化铝、氮化铝和其组合。钝化层15可以包含氧化硅、氮化硅、氧化铝、氮化铝和其组合。
参考图13F，可以在钝化材料15上形成电极21和22，并且将所述电极填充在钝化层15的开口151中。形成技术以及对电极21和22的材料的选择类似于图12K和12L中展示的那些技术和选择，而在下文中省略了细节。
接下来，可以对电极21和22执行加热技术，以在III-V族材料层11与电极21和22之间形成欧姆接触。加热技术可以包含高温技术。加热技术可以包含快速热退火(RTA)技术。可以在约700℃到约900℃的温度下执行RTA技术，持续约20秒到约40秒。栅极12和13也可以经受加热技术(例如，高温技术)。由于接触栅极12的钝化层14和接触栅极13的钝化层15可以由不同的材料制成或包含不同的材料，所以在高温技术之后，栅极12中的元素的激活率可以不同于栅极13中的元素的激活率。
接下来，参考图8，可以形成层间电介质23、导电通孔24、经过图案化的导电层25、导电通孔26、经过图案化的导电层27、金属间电介质28和钝化层29，以形成图8中示出的半导体装置8。
如本文所用，在本文中可以为了便于描述而使用如“之下”、“下面”、“下部”、“上方”、“上部”、“左侧”、“右侧”等空间相对术语来描述如附图所示的一个元件或特征与另一或多个元件或特征的关系。除了在附图中描绘的朝向之外，空间相对术语还旨在涵盖装置在使用时或运行时的不同朝向。可以以其它方式朝向设备(旋转90度或处于其它朝向)，并且同样可以以相应的方式解释本文中使用的空间相对描述语。应理解，当元件被称为“连接到”或“耦接到”另一元件时，其可以直接连接到或耦接到另一元件，或者可以存在中间元件。
如本文所使用的，术语“大约”、“基本上”、“基本”和“约”用于描述和解释小的变化。当结合事件或情形使用时，所述术语可以指代事件或情形精确发生的实例以及事件或情形接近发生的实例。如本文关于给定值或范围所使用的，术语“约”总体上意指处于给定值或范围的±10％、±5％、±1％或±0.5％内。本文中可以将范围表示为一个端点到另一个端点或介于两个端点之间。本文公开的所有范围都包含端点，除非另外指明。术语“基本上共面”可以指两个表面沿同一平面的位置差处于数微米(μm)内，如沿同一平面的位置差处于10μm内、5μm内、1μm内或0.5μm内。当将数值或特性称为“基本上”相同时，所述术语可以指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前述内容概述了几个实施例的特征和本公开的详细方面。本公开中描述的实施例可以容易地用作设计或修改其它技术和结构以便于实施相同或类似目的和/或实现本文介绍的实施例的相同或类似优点的基础。此类等同构造不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以作出各种改变、替代和变更。

Claims (33)

1.一种半导体装置，其包括：
III-V族材料层；
位于所述III-V族材料层上的第一栅极和第二栅极；以及
位于所述第一栅极上的第一钝化层；所述半导体装置进一步包括：
位于所述第二栅极上的第二钝化层，其中所述第一钝化层的材料不同于所述第二钝化层的材料，以使所述第一栅极中的元素的第一激活率不同于所述第二栅极中的所述元素的第二激活率。
2.根据权利要求1所述的半导体装置，其中所述第一钝化层直接接触所述第一栅极。
3.根据权利要求2所述的半导体装置，其中所述第一钝化层完全覆盖所述第一栅极。
4.根据权利要求1所述的半导体装置，其中所述第一栅极包括：
位于所述III-V族材料层上的第一部分；以及
位于所述第一部分上的第二部分，其中所述第一钝化层直接接触所述第一栅极的所述第一部分。
5.根据权利要求1所述的半导体装置，其中所述第二钝化层直接接触所述第二栅极。
6.根据权利要求1所述的半导体装置，其中所述第二钝化层直接接触所述第一栅极。
7.根据权利要求1所述的半导体装置，其中所述第二钝化层直接接触所述第一钝化层。
8.根据权利要求1所述的半导体装置，其中所述第二钝化层覆盖所述第一钝化层。
9.根据权利要求1所述的半导体装置，其中所述第一钝化层安置在所述第一栅极与所述第二钝化层之间。
10.根据权利要求1所述的半导体装置，其中所述第二栅极包括：
位于所述III-V族材料层上的第一部分；以及
位于所述第一部分上的第二部分，其中所述第二钝化层直接接触所述第二栅极的所述第一部分。
11.根据权利要求1所述的半导体装置，其中所述第一钝化层和所述第二钝化层独立地包括氧化硅、氮化硅、氧化铝、氮化铝或其组合。
12.根据权利要求1所述的半导体装置，其中所述元素为镁。
13.一种半导体装置，其包括：
III-V族材料层；
位于所述III-V族材料层上的第一掺杂III-V族层和第二掺杂III-V族层；
位于所述第一掺杂III-V族层上的第一介电层；以及
位于所述第二掺杂III-V族层上的第二介电层，其中所述第一介电层的材料不同于所述第二介电层的材料。
14.根据权利要求13所述的半导体装置，其中所述第一介电层直接接触所述第一掺杂III-V族层。
15.根据权利要求13所述的半导体装置，其中所述第二介电层直接接触所述第二掺杂III-V族层。
16.根据权利要求13所述的半导体装置，其中所述第二介电层直接接触所述第一掺杂III-V族层。
17.根据权利要求13所述的半导体装置，其中所述第一介电层的厚度比所述第二介电层的厚度小。
18.根据权利要求13所述的半导体装置，其中所述第一介电层的厚度等于或大于约40Å。
19.根据权利要求13所述的半导体装置，其中所述第一介电层的厚度为约40Å到约400Å。
20.根据权利要求13所述的半导体装置，其进一步包括：
位于所述第一掺杂III-V族层上的第一导电层，其中所述第一介电层直接接触所述第一掺杂III-V族层和所述第一导电层。
21.根据权利要求20所述的半导体装置，其进一步包括：
位于所述第二掺杂III-V族层上的第二导电层，其中所述第二介电层直接接触所述第二掺杂III-V族层和所述第二导电层。
22.根据权利要求13所述的半导体装置，其中所述第二介电层覆盖所述第一掺杂III-V族层和所述第一介电层。
23.根据权利要求13所述的半导体装置，其中所述第一掺杂III-V族层具有面对所述第二掺杂III-V族层的第一表面以及与所述第一表面相对的第二表面，并且所述第一介电层直接接触所述第一掺杂III-V族层的所述第一表面。
24.根据权利要求13所述的半导体装置，其中所述第一掺杂III-V族层具有面对所述第二掺杂III-V族层的第一表面以及与所述第一表面相对的第二表面，并且所述第一介电层直接接触所述第一掺杂III-V族层的所述第二表面。
25.一种用于制作半导体装置的方法，所述方法包括：
形成III-V族材料层；
形成位于所述III-V族材料层上的第一栅极和第二栅极；以及
形成位于所述第一栅极上的第一钝化层；并且
所述方法进一步包括：
形成位于所述第二栅极上的第二钝化层，其中所述第一钝化层的材料不同于所述第二钝化层的材料，以使在高温技术之后，所述第一栅极中的元素的第一激活率不同于所述第二栅极中的所述元素的第二激活率。
26.根据权利要求25所述的方法，其中形成所述第一钝化层包括：
在所述第一栅极和所述第二栅极上形成第一钝化材料；以及
去除所述第一钝化材料的一部分以使所述第二栅极暴露，从而形成所述第一钝化层。
27.根据权利要求26所述的方法，其中所述第一钝化材料的厚度为约40Å到约400Å。
28.根据权利要求26所述的方法，其中去除所述第一钝化材料的所述部分进一步使所述第一栅极的一部分暴露。
29.根据权利要求25所述的方法，其中所述第一钝化层和所述第二钝化层独立地包括氧化硅、氮化硅、氧化铝、氮化铝或其组合。
30.根据权利要求25所述的方法，其中在所述第一钝化层上进一步形成所述第二钝化层。
31.根据权利要求25所述的方法，其中形成所述第二钝化层包括：
在所述第一栅极和所述第二栅极上形成第二钝化材料；以及
去除所述第二钝化材料的一部分以使所述第一栅极暴露，从而形成位于所述第二栅极上的所述第二钝化层。
32.根据权利要求31所述的方法，其中去除所述第二钝化材料的所述部分在所述第一栅极附近形成沟槽。
33.根据权利要求32所述的方法，其中形成所述第一钝化层包括：
在所述沟槽中形成第一钝化材料。
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