CN112086348A - 双重图形氧化硅芯轴制备方法 - Google Patents

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Abstract

本发明公开了一种双重图形氧化硅芯轴制备方法，包括：在第一无定形硅层上生长第一氧化硅层；第一氧化硅层上沉积硬模板前驱体；在硬模板前驱体上生长第二氧化硅层；第二氧化硅层上涂覆光刻胶，打开光刻窗口进行光刻曝光及显影；刻蚀出沟槽深度达到第一氧化硅层，形成硬模板；采用聚硅氮烷填入沟槽，并将沟槽填满反应生成形成氧化硅；研磨去除第二氧化硅层直至露出硬模板；刻蚀去除硬模板；尺寸修剪，获得氧化硅芯轴。相对于现有技术，本发明采用多晶硅作为硬模板，将氧化硅填入其中，能够有效改善氧化硅芯轴Oxide Core楔形形貌和刻蚀停止层的硅损失。

Description

双重图形氧化硅芯轴制备方法
技术领域
本发明涉及集成电路制造领域，特别是涉及一种双重图形氧化硅芯轴制备方法。
背景技术
随着半导体技术的发展，尤其是在24nm及以下节点，双重图形工艺因其有效缩减线宽的能力，得到广泛应用。该技术首先形成符合线宽以及形貌要求的芯轴Core，继而 通过侧墙形成以及Core移除等工艺获得满足尺寸要求的掩模层，形成最终的栅极等小 线宽的结构。
目前，氧化硅芯轴Oxide Core可以有效的实现线宽缩减，而被广泛应用。业界常采用三明治结构直接刻蚀出氧化硅芯轴Oxide Core。其刻蚀后的膜层结构如图1。其中 的无定形硅A-Si作为氧化硅芯轴Oxide Core刻蚀过程中的刻蚀停止层。
在实际生产过程中，由于氧化硅的刻蚀存在形貌控制困难、对刻蚀停止层的选择比 较低等问题，容易在刻蚀后出现楔形形貌以及硅损失Si Loss过多等问题，如图3所示。这会导致在经过氧化硅芯轴尺寸修整Oxide Core slimming、氮化硅侧墙淀积及刻蚀和 A-Si刻蚀后，A-Si表现出深度负载和尺寸的奇偶效应。奇偶效应和深度负载对下层刻 蚀工艺不利。
发明内容
在发明内容部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现 有技术简化，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明要解决的技术问题是提供一种相对现有技术能改善氧化硅芯轴形貌，避免硅 损失的双重图形氧化硅芯轴制备方法。
为解决上述技术问题，本发明提供的双重图形氧化硅芯轴制备方法，包括以下步骤：
S1，在第一无定形硅层上生长第一氧化硅层；
S2，第一氧化硅层上沉积硬模板前驱体层；
S3，在硬模板前驱体层上生长第二氧化硅层；
S4，第二氧化硅层上涂覆光刻胶，打开光刻窗口进行光刻曝光及显影；
S5，刻蚀出沟槽深度达到第一氧化硅层，形成硬模板；
S6,采用聚硅氮烷填入沟槽，并将沟槽填满反应生成形成氧化硅；
S7，研磨去除第二氧化硅层直至露出硬模板；
S8，刻蚀去除硬模板；
S9，尺寸修剪，获得氧化硅芯轴。
可选择的，进一步改进所述的双重图形氧化硅芯轴制备方法，实施步骤S2时，沉积多晶硅形成硬模板前驱体层。
可选择的，进一步改进所述的双重图形氧化硅芯轴制备方法，实施步骤S5时，采用干法刻蚀形成硬模板。
可选择的，进一步改进所述的双重图形氧化硅芯轴制备方法，实施步骤S7时，采用化学机械研磨去除第二氧化硅层直至露出硬模板。
可选择的，进一步改进所述的双重图形氧化硅芯轴制备方法，实施步骤S8时，采用干法刻蚀去除硬模板。
可选择的，进一步改进所述的双重图形氧化硅芯轴制备方法，其能应用于24nm及以下节点半导体工艺。
可选择的，进一步改进所述的双重图形氧化硅芯轴制备方法，其能应用于19nmNAND 制备工艺。
现有技术采用三明治结构直接刻蚀出氧化硅芯轴Oxide Core，但氧化硅芯轴Oxide Core的刻蚀存在楔形形貌和下层膜层损失等问题，这些问题对于下层的刻蚀存在不利影 响。由于多晶硅刻蚀的形貌控制较氧化硅容易，本发明通过第二氧化硅层上涂覆光刻胶， 打开光刻窗口进行光刻曝光及显影，刻蚀出沟槽深度达到第一氧化硅层，形成硬模板,采 用聚硅氮烷填入沟槽，并将沟槽填满反应生成形成氧化硅，研磨去除第二氧化硅层直至露出硬模板，刻蚀去除硬模板，获得优良形貌的氧化硅芯轴Oxide Core。相对于现有技 术，本发明采用多晶硅作为硬模板，将氧化硅填入其中，能够有效改善Oxide Core楔 形形貌和刻蚀停止层的硅损失。
附图说明
本发明附图旨在示出根据本发明的特定示例性实施例中所使用的方法、结构和示意 图，因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点，本发明附图不应当被解释为限定或限制由根据本发明的示例性实施例所涵盖的数值或属性的范围。下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是氧化硅芯轴Oxide Core膜层结构示意图。
图2是现有技术制备氧化硅芯轴Oxide Core形貌示意图。
图3是现有技术制备氧化硅芯轴下层无定形硅刻蚀形貌示意图。
图4是本发明制备方法结构示意图一。
图5是本发明制备方法结构示意图二。
图6是本发明制备方法结构示意图三。
图7是本发明制备方法结构示意图四。
图8是本发明制备方法结构示意图五。
图9是本发明制备方法结构示意图六。
附图说明
a是楔形形貌位置
b是硅损失位置
c是无定形硅奇偶效应位置
d是无定形硅深度负载位置
第一无定形硅层1
第一氧化硅层2
多晶硅硬模板前驱体层3
第二氧化硅层4
光刻胶5
沟槽6
氧化硅7
氧化硅芯轴8。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书 所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体 实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点加以应用，在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是，在不冲突的情况下，以 下实施例及实施例中的特征可以相互组合。本发明下述示例性实施例可以多种不同的形 式来实施，并且不应当被解释为只限于这里所阐述的具体实施例。应当理解的是，提供 这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性具体实施例的技术 方案充分传达给本领域技术人员。
第一实施例，本发明提供的双重图形氧化硅芯轴制备方法，包括以下步骤：
S1，在第一无定形硅层1上生长第一氧化硅层2；
S2，第一氧化硅层2上沉积硬模板前驱体层3；
S3，在硬模板前驱体层3上生长第二氧化硅层4；
S4，第二氧化硅层上涂覆光刻胶5，打开光刻窗口进行光刻曝光及显影，形成如图4所示结构；
S5，刻蚀出沟槽6深度达到第一氧化硅层2，形成硬模板，形成如图5所示结构；
S6,采用聚硅氮烷填入沟槽，并将沟槽填满反应生成形成氧化硅7，填充形成的氧化硅与第一氧化硅层2和第二氧化硅层4连接，形成如图6所示结构；
S7，研磨去除第二氧化硅层4直至露出硬模板3，形成如图7所示结构；
S8，刻蚀去除硬模板3，形成如图8所示结构；
S9，尺寸修剪，获得氧化硅芯轴8，形成如图9所示结构。
第二实施例，本发明提供的双重图形氧化硅芯轴制备方法，包括以下步骤：
S1，在第一无定形硅层1上生长第一氧化硅层2；
S2，第一氧化硅层2上沉积沉积多晶硅形成硬模板前驱体层3；
S3，在硬模板前驱体层3上生长第二氧化硅层4；
S4，第二氧化硅层上涂覆光刻胶5，打开光刻窗口进行光刻曝光及显影，形成如图4所示结构；
S5，干法刻蚀出沟槽6深度达到第一氧化硅层2，形成硬模板，形成如图5所示结构；
S6,采用聚硅氮烷填入沟槽，并将沟槽填满反应生成形成氧化硅7，填充形成的氧化硅与第一氧化硅层2和第二氧化硅层4连接，形成如图6所示结构；
S7，化学机械研磨去除第二氧化硅层4直至露出刻硬模板3，形成如图7所示结构；
S8，干法刻蚀去除硬模板3，形成如图8所示结构；
S9，尺寸修剪，获得氧化硅芯轴8，形成如图9所示结构。
可选择的，上述第二实施例能应用于19nm NAND制备工艺。
除非另有定义，否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里 明确定义，否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关 领域语境中的意思相一致的意思，而不以理想的或过于正式的含义加以解释。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本 发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (7)

1.一种双重图形氧化硅芯轴制备方法，其特征在于，包括以下步骤：
S1，在第一无定形硅层上生长第一氧化硅层；
S2，第一氧化硅层上沉积硬模板前驱体层；
S3，在硬模板前驱体层上生长第二氧化硅层；
S4，第二氧化硅层上涂覆光刻胶，打开光刻窗口进行光刻曝光及显影；
S5，刻蚀出沟槽深度达到第一氧化硅层，形成硬模板；
S6,采用聚硅氮烷填入沟槽，并将沟槽填满反应生成形成氧化硅；
S7，研磨去除第二氧化硅层直至露出硬模板；
S8，刻蚀去除硬模板；
S9，尺寸修剪，获得氧化硅芯轴。
2.如权利要求1所述的双重图形氧化硅芯轴制备方法，其特征在于：实施步骤S2时，沉积多晶硅形成硬模板前驱体层。
3.如权利要求1所述的双重图形氧化硅芯轴制备方法，其特征在于：实施步骤S5时，采用干法刻蚀形成硬模板。
4.如权利要求1所述的双重图形氧化硅芯轴制备方法，其特征在于：实施步骤S7时，采用化学机械研磨去除第二氧化硅层直至露出硬模板。
5.如权利要求1所述的双重图形氧化硅芯轴制备方法，其特征在于：实施步骤S8时，采用干法刻蚀去除硬模板。
6.如权利要求1-5任意一项所述的双重图形氧化硅芯轴制备方法，其特征在于：其能应用于24nm及以下节点半导体工艺。
7.如权利要求1-5任意一项所述的双重图形氧化硅芯轴制备方法，其特征在于：其能应用于19nm NAND制备工艺。
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Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10340837A (ja) * 1997-06-06 1998-12-22 Hitachi Ltd マスクパタンデータの作成方法及び固体素子の製造方法
TW200400570A (en) * 2002-06-27 2004-01-01 Advanced Micro Devices Inc Method of defining the dimensions of circuit elements by using spacer deposition techniques
CN101312113A (zh) * 2007-05-23 2008-11-26 中芯国际集成电路制造(上海)有限公司 图形的形成方法
CN101320673A (zh) * 2007-06-05 2008-12-10 海力士半导体有限公司 形成半导体器件的精细图案的方法
CN102308260A (zh) * 2009-02-10 2012-01-04 Az电子材料美国公司 使用聚硅氮烷形成反色调图像的硬掩模方法
US20120061837A1 (en) * 2010-09-15 2012-03-15 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device and semiconductor device
US20120085733A1 (en) * 2010-10-07 2012-04-12 Applied Materials, Inc. Self aligned triple patterning
JP2014096494A (ja) * 2012-11-09 2014-05-22 Dainippon Printing Co Ltd パターン形成方法
CN105206512A (zh) * 2015-09-22 2015-12-30 上海华力微电子有限公司 改进多重图形化掩膜层的方法
KR20170058714A (ko) * 2015-11-19 2017-05-29 삼성전자주식회사 반도체 소자의 패턴 형성 방법
CN109037401A (zh) * 2018-06-21 2018-12-18 中国工程物理研究院电子工程研究所 一种氮化镓基水平纳米柱壳核结构阵列led的制备方法
CN109478022A (zh) * 2016-06-08 2019-03-15 东京毅力科创株式会社 有机芯轴保护方法
CN110718460A (zh) * 2019-11-26 2020-01-21 上海华力微电子有限公司 一种改善sadp中奇偶效应的工艺方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10340837A (ja) * 1997-06-06 1998-12-22 Hitachi Ltd マスクパタンデータの作成方法及び固体素子の製造方法
TW200400570A (en) * 2002-06-27 2004-01-01 Advanced Micro Devices Inc Method of defining the dimensions of circuit elements by using spacer deposition techniques
CN101312113A (zh) * 2007-05-23 2008-11-26 中芯国际集成电路制造(上海)有限公司 图形的形成方法
CN101320673A (zh) * 2007-06-05 2008-12-10 海力士半导体有限公司 形成半导体器件的精细图案的方法
CN102308260A (zh) * 2009-02-10 2012-01-04 Az电子材料美国公司 使用聚硅氮烷形成反色调图像的硬掩模方法
US20120061837A1 (en) * 2010-09-15 2012-03-15 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device and semiconductor device
US20120085733A1 (en) * 2010-10-07 2012-04-12 Applied Materials, Inc. Self aligned triple patterning
JP2014096494A (ja) * 2012-11-09 2014-05-22 Dainippon Printing Co Ltd パターン形成方法
CN105206512A (zh) * 2015-09-22 2015-12-30 上海华力微电子有限公司 改进多重图形化掩膜层的方法
KR20170058714A (ko) * 2015-11-19 2017-05-29 삼성전자주식회사 반도체 소자의 패턴 형성 방법
CN109478022A (zh) * 2016-06-08 2019-03-15 东京毅力科创株式会社 有机芯轴保护方法
CN109037401A (zh) * 2018-06-21 2018-12-18 中国工程物理研究院电子工程研究所 一种氮化镓基水平纳米柱壳核结构阵列led的制备方法
CN110718460A (zh) * 2019-11-26 2020-01-21 上海华力微电子有限公司 一种改善sadp中奇偶效应的工艺方法

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