CN112071843A - 半导体结构及其制造方法 - Google Patents

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CN112071843A CN202010989081.8A CN202010989081A CN112071843A CN 112071843 A CN112071843 A CN 112071843A CN 202010989081 A CN202010989081 A CN 202010989081A CN 112071843 A CN112071843 A CN 112071843A
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Abstract

本发明涉及一种半导体结构及其制造方法，该制造方法包括：提供衬底；在衬底上方形成堆叠层，堆叠层包括核心存储区和台阶区，台阶区包括连接区和至少一个分区台阶区，连接区用于连接每个分区台阶区和核心存储区；形成初始掩模图案，初始掩模图案覆盖连接区和每个分区台阶区，并且初始掩模图案在每个分区台阶区中形成开口；在每个分区台阶区中形成以开口为中心向四周逐渐升高的初始台阶结构；以及将每个分区台阶区中的初始台阶结构划分为N个子台阶区，且处理N个子台阶区以形成N个子台阶结构，其中，N个子台阶结构在堆叠层的深度不同。根据本发明的制造方法可以在有限的晶圆面积上同时形成多层台阶结构，制程的复杂度低，节省成本。

Description

半导体结构及其制造方法
技术领域
本发明涉及集成电路的制造领域，尤其涉及一种在分区台阶区中包括多个子台阶结构的半导体器件及其制造方法。
背景技术
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储期间，通过将存储器单元三维地布置在衬底之上来提高集成度。
在例如3D NAND闪存的三维存储器中，存储阵列可包括核心(Core)区和台阶(Staircase Step)区。台阶区包括多层台阶，各个台阶用来从存储阵列中的控制栅极层引出接触部，从而使存储阵列连接到栅极控制线。然而随着3D NAND闪存层数的增加，从32到128层的产品制程中，形成台阶需要占用较大的晶圆面积，造成晶圆有效面积的浪费。
发明内容
本发明所要解决的技术问题是提供一种在分区台阶区中包括多个子台阶结构的半导体器件及其制造方法。
本发明为解决上述技术问题而采用的技术方案是一种半导体结构的制造方法，包括：提供衬底；在所述衬底上方形成堆叠层，所述堆叠层包括核心存储区和台阶区，所述台阶区包括连接区和至少一个分区台阶区，所述连接区用于连接每个所述分区台阶区和所述核心存储区；形成初始掩模图案，所述初始掩模图案覆盖所述连接区和每个所述分区台阶区，并且所述初始掩模图案在每个所述分区台阶区中形成开口；在每个所述分区台阶区中形成以所述开口为中心向四周逐渐升高的初始台阶结构；以及将每个所述分区台阶区中的所述初始台阶结构划分为N个子台阶区，且处理所述N个子台阶区以形成N个子台阶结构，其中，所述N个子台阶结构在所述堆叠层的深度不同。
在本发明的一实施例中，处理所述N个子台阶区以形成N个子台阶结构的步骤包括：形成第一掩模图案，所述第一掩模图案覆盖所述连接区和所述N个子台阶区中的部分子台阶区，并暴露所述N个子台阶区中的其余子台阶区；以及刻蚀暴露的子台阶区，使所述暴露的子台阶区下降第一预定层数。
在本发明的一实施例中，处理所述N个子台阶区以形成N个子台阶结构的步骤还包括：形成第二掩模图案，所述第二掩模图案覆盖所述连接区和所述N个子台阶区中的部分子台阶区，并暴露其余的子台阶区，其中，所述第二掩模图案覆盖的子台阶区与所述第一掩模图案覆盖的子台阶区有部分重叠；以及刻蚀暴露的子台阶区，使所述暴露的子台阶区下降第二预定层数。
在本发明的一实施例中，所述台阶区包括至少两个分区台阶区，处理每个分区台阶区中的所述N个子台阶区以在每个分区台阶区中形成N个子台阶结构的步骤还包括：形成第三掩模图案，所述第三掩模图案覆盖所述连接区和所述至少两个分区台阶区中的部分分区台阶区，暴露其余的分区台阶区；以及刻蚀暴露的分区台阶区，使所述暴露的分区台阶区下降第三预定层数。
在本发明的一实施例中，N＝4，位于同一分区台阶区中的4个子台阶区呈矩阵阵列分布，所述第一掩模图案覆盖所述连接区和位于其中一行的两个子台阶区，所述第二掩模覆盖所述连接区和位于其中一列的两个子台阶区。
在本发明的一实施例中，所述第一预定层数、第二预定层数和第三预定层数都等于所述分区台阶区中当前的台阶总数。
在本发明的一实施例中，所述至少两个分区台阶区分布在所述连接区的两侧。
本发明为解决上述技术问题还提出一种半导体结构，其特征在于，包括：衬底；位于所述衬底上方的堆叠层，所述堆叠层包括核心存储区和台阶区，所述台阶区包括连接区和至少一个分区台阶区，所述连接区连接每个所述分区台阶区和核心存储区；每个所述分区台阶区包括N个子台阶区，每个所述子台阶区形成有从所述分区台阶区的内部向四周逐渐升高的子台阶结构，处于同一分区台阶区内的N个子台阶结构在所述堆叠层的深度不同。
在本发明的一实施例中，所述连接区将所述台阶区划分为呈矩阵阵列分布的多个分区台阶区。
在本发明的一实施例中，所述N个子台阶结构的台阶数量相等。
在本发明的一实施例中，所述N个子台阶区的覆盖面积相等。
在本发明的一实施例中，N＝4，位于同一分区台阶区中的4个子台阶区呈矩阵阵列分布。
在本发明的一实施例中，所述台阶区包括至少两个分区台阶区，至少两个不同的分区台阶区中的子台阶结构在所述堆叠层的深度不同。
在本发明的一实施例中，所述分区台阶区为圆形或矩形。
在本发明的一实施例中，所述半导体结构包括三维存储器，所述台阶区用于引出字线。
根据本发明的半导体结构的制造方法，可以在有限的晶圆面积上同时形成多层台阶结构；不需要设置特别的硬掩模覆盖连接区，降低了制程的复杂度、难度和成本；所形成的半导体结构包括从分区台阶区内部向四周逐渐升高的子台阶结构，多个子台阶结构分布紧凑，在有限的面积内可以实现多层台阶结构，大大地节省了晶圆面积；多个子台阶结构都可以通过连接区与核心存储区相连接。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A是一种三维存储器的俯视图；
图1B是图1A所示的三维存储器沿AA'的侧视剖视图；
图2A-2C是一种在半导体结构中形成台阶结构的过程示意图；
图3是本发明一实施例的三维存储器的制造方法的示例性流程图；
图4A-4C是本发明一实施例的三维存储器的制造方法的过程示意图；
图5A-5F是本发明一实施例的三维存储器的制造方法的过程示意图；
图6A-6C是本发明一实施例的三维存储器的制造方法的过程示意图；
图7A-7C是本发明一实施例的三维存储器的制造方法的过程示意图；
图8A-8C是本发明一实施例的三维存储器的制造方法的过程示意图；
图9A-9C是本发明一实施例的三维存储器的制造方法的过程示意图；
图10A-10C是本发明另一实施例的半导体结构的制造方法的过程示意图；
图11是本发明一实施例的半导体结构的示意图；
图12是本发明另一实施例的半导体结构的示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。
在本文中所使用的术语“三维(3D)存储器件”是指在横向取向的衬底上具有竖直取向的存储单元晶体管串(在文中被称为“存储器串”，例如NAND串)从而存储器串相对于衬底在竖直方向上延伸的半导体器件。如在本文中所使用的，术语“竖直/竖直地”表示标称垂直于衬底的横向表面。
本申请中使用了流程图用来说明根据本申请的实施例的***所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
在本文中所使用的属于“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
在本申请中所使用的术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或通孔)以及一个或多个电介质层。
图1A是一种三维存储器的俯视图。图1B是图1A所示的三维存储器沿AA'的侧视剖视图。结合参考图1A和1B所示，该三维存储器包括核心存储区110和台阶区120。图1A中示出了相互垂直的X方向和Y方向。如图1A所示，台阶区120分布在核心存储区110的四周。其中，在核心存储区110沿X方向的左右两侧分别分布了两个台阶区121、122，在核心存储区110沿Y方向的上下两侧分别分布了两个虚拟台阶区123、124。虚拟台阶区123、124是在形成台阶区120的工艺步骤中随同台阶区121、122一起形成的，虚拟台阶区123、124并不起到实际的功能，从而导致了该部分晶圆面积的浪费。参考图1B所示，台阶区121、122实际上并没有得到完全的利用，其面积可以进一步地缩小，以节约晶圆面积，提高三维存储器的集成度。
图2A-2C是一种在半导体结构中形成台阶结构的过程示意图。参考图2A所示，该半导体结构201包括形成在衬底上的堆叠结构210，该堆叠结构210可以是由第一材料层和第二材料层交替堆叠而成。例如，由栅极层(也称为“牺牲层”)和介质层交替堆叠而成。一层栅极层和一层介质层可以组成一对电介质层对。堆叠结构210可以通过一个或多个薄膜沉积工艺形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
该堆叠结构210在其上表面211处被划分为用于形成台阶结构的台阶区域220和用于连接台阶区域220和核心存储区(图未示)的连接区域。在图2A所示的半导体结构201中包括3个连接区域，每个连接区域呈长条状。相邻的2个连接区域之间为1个台阶区域220。为了在台阶区域220中形成台阶结构，需要使用硬掩模230覆盖连接区域，以免对连接区域造成不必要的损坏。如图2A所示，其中包括3个硬掩模230，每个硬掩模230也呈长条状，分别覆盖在3个连接区域上方。硬掩模230突出于上表面211。
参考图2B所示，为了形成台阶结构，在台阶区域220上覆盖光阻层221。该光阻层221不仅覆盖台阶区域220，还覆盖在硬掩模230上方。结合图2A和图2B所示，图2A中所示半导体结构201为图2B中所示半导体结构202的一部分。如图2B所示，在该半导体结构202中，多个台阶区域220被覆盖在多个光阻层221的下方，以便于同时在多个台阶区域220中形成台阶结构。
在本发明的实施例中，形成台阶结构的方法可以是修整刻蚀(trim/etch)循环工艺，也可以被成为修整刻蚀工艺、蚀刻修整工艺等。该修整刻蚀循环工艺包括刻蚀工艺和修整工艺的交替循环执行。在刻蚀工艺期间，可以获得每一个台阶的具有暴露表面的部分。刻蚀深度由台阶的厚度确定。在一些实施例中，台阶的厚度可以是一个交替电介质层对的厚度。在该示例中，用于电介质层的刻蚀工艺可以具有相对于牺牲层的高选择性，和/或反之亦然。相应地，下面的交替电介质层对可以充当刻蚀停止层。因此，可以在每个修整刻蚀循环期间形成一个台阶。
在一些实施例中，可以使用例如反应离子刻蚀(RIE)或其它干法刻蚀工艺的各向异性刻蚀来刻蚀台阶结构。在一些实施例中，电介质层是氧化硅。在该示例中，对氧化硅的刻蚀可以包括使用基于氟的气体和/或任何其它适当气体的RIE，例如，该基于氟的气体可以是氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6。在一些实施例中，可以通过例如氢氟酸或者氢氟酸和乙二醇的混合物的湿化学制剂来去除氧化硅层。在一些实施例中，可以使用定时刻蚀方案。在一些实施例中，牺牲层是氮化硅。在该示例中，对氮化硅的刻蚀可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或气体组合的RIE。用以去除单个叠层的方法和刻蚀剂不应受到本发明的实施例的限制。
修整过程包括在平行于衬底的表面的方向上对光阻层221执行的适当刻蚀工艺(例如，各向同性干法刻蚀或者湿法刻蚀)。通过修整过程将光阻层221的边界从外侧向内侧逐渐修整。如图2B所示，光阻层221经过修整之后在X方向逐渐缩小。利用修整后的光阻层221对台阶区域220的堆叠结构进行前文所述的刻蚀工艺。经过该步骤的刻蚀后所形成的台阶与前一刻蚀步骤所形成的台阶形成连续的台阶结构。
经过上述修整刻蚀循环工艺，可以形成如图2C中所示的台阶结构222、223。同时，如图2C所示，在台阶结构222、223之间包括连接区231。
在图2A-2C所示的台阶结构的形成步骤中，需要采用硬掩模保护连接区域，防止连接区域在形成台阶结构的过程中被破坏，该方法的工艺步骤复杂，增加了制程难度。
图3是本发明一实施例的三维存储器的制造方法的示例性流程图。图4A-4C是本发明一实施例的三维存储器的制造方法的过程示意图。以下结合图3和图4A-4C对该实施例的制造方法进行说明。参考图3所示，该实施例的制造方法包括以下步骤：
步骤S310：提供衬底。
参考图4A所示，半导体结构401包括衬底411该衬底411可以是硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。在一些实施例中，该衬底411还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。还可以是叠层结构，例如Si/SiGe等。还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。在一些实施例中，衬底411可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。图5中所示的衬底411可以已经经过了一些必要的处理，例如已形成公共有源区以及已经经过了必要的清洗等。
步骤S320：在衬底上方形成堆叠层，该堆叠层包括核心存储区和台阶区，该台阶区包括连接区和至少一个分区台阶区，该连接区用于连接每个分区台阶区和核心存储区。
参考图4A所示，在衬底411上方形成有堆叠层410。堆叠层410可为第一材料层和第二材料层交替层叠的叠层。第一材料层和第二材料层可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。第一材料层和第二材料层具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。堆栈结构的第一材料层和第二材料层的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。第一材料层可为栅极层或伪栅极层，第二材料层为介质层。作为栅极牺牲层的材料可以是例如氮化硅层。作为栅极层的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。作为介质层的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。
在本发明的实施例中，衬底411的材料例如是硅。第一材料层和第二材料层例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底411上交替沉积氮化硅和氧化硅形成堆叠层410。将第一材料层和第二材料层组成的一对膜层称为一对电介质层对。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性的，例如衬底411还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。栅极层还可以是其它导电层，例如金属钨，钴，镍等。第二材料层还可以是其它介电材料，例如氧化铝，氧化铪，氧化钽等。
在本发明的实施例中，堆叠层410包括核心存储区和台阶区。图4A主要用于说明形成台阶结构的方法，因此其中省略了核心存储区，仅示出了台阶区。核心存储区可以形成在该台阶区的周围。
在一实施例中，参考图4A所示，台阶区包括连接区420和两个分区台阶区，相当于连接区420将台阶区分为两个分区台阶区。图4A以两个分区台阶区为例进行说明，同样适于包括一个或两个以上分区台阶区的半导体结构。
图4A中用虚线框框出了连接区420的大致部位。由于图4A中的半导体结构401中还包括覆盖在堆叠层410上方的初始掩模图案440，因此，连接区420实际上是堆叠层410中被虚线框所划定的区域。图4A不用于限制连接区420的数量和位置。在其他的实施例中，可以如图2A-2C所示包括多个连接区，相邻的连接区之间为分区台阶区。
图4A中示出了两个分区台阶区431、432，该两个分区台阶区431、432分别位于连接区420的两侧。在其他的实施例中，两个分区台阶区也可以位于连接区420的同侧。连接区420用于连接该至少两个分区台阶区431、432和核心存储区。
步骤S330：形成初始掩模图案，该初始掩模图案覆盖该连接区和每个分区台阶区，并且该初始掩模图案在每个分区台阶区中形成开口。
参考图4A所示，在堆叠层410上方形成了初始掩模图案440，该初始掩模图案440覆盖连接区420和两个分区台阶区431、432，并且初始掩模图案440在分区台阶区431中形成开口441，并在分区台阶区432中形成开口442。
初始掩模图案440可以是具有所需开口图案的光阻层。
在图4A所示的实施例中，开口441、442分别位于分区台阶区431、432的中心位置，并且开口441、442为正方形。
在其他的实施例中，开口可以不位于分区台阶区的中心位置，但是开口的位置应确保以该开口为中心向四周延伸具有足够的堆叠层来形成所需的台阶结构。
图4A不用于限制开口441、442的形状。在其他的实施例中，开口441、442还可以是圆形、椭圆形、矩形等其他形状。
步骤S340：在每个分区台阶区中形成以开口为中心向四周逐渐升高的初始台阶结构。
本步骤可以采用前文所述的修整刻蚀循环来实施，在此不再重复说明。
参考图4B所示，根据如图4A所示的初始掩模图案440在分区台阶区的开口处进行修整刻蚀循环，从而分别形成了以开口441、442为中心向四周逐渐升高的初始台阶结构451、452，形成了图4A所示的半导体结构402。由于开口441、442为正方形，因此所形成的初始台阶结构451、452相应地以该正方形开口为中心向四周扩散开，形成了类似足球场看台的结构。以正方形的开口441为例，以该开口441为中心所形成的初始台阶结构451包括四个边，分别是451a、451b、451c、451d。经过刻蚀步骤，在四个边的交界处形成了圆弧状的扇形交界区。例如边451a和边451d交界处的扇形交界区451ad。
对于圆形的开口来说，所形成的初始台阶结构大致仍为圆形。
本实施例中的每一级台阶的厚度是一个电介质层对的厚度，一层或一个台阶指由刻蚀一个电介质层对所获得的台阶。
在本步骤中，可以执行预定次数的修整刻蚀循环，以获得相应数量的初始台阶。本发明对于初始修整刻蚀循环的预定次数不做限制。在一些实施例中，该预定次数可以是2-8次。优选地，该预定次数为8次，相当于依次对初始掩模图案440进行7次修整，并根据该总共8个掩模图案(初始掩模图案440加上7个被修整后的掩模图案)依次进行8次刻蚀，从而形成了具有8个台阶的初始台阶结构。
步骤S350：将每个分区台阶区中的初始台阶结构划分为N个子台阶区，且处理N个子台阶区以形成N个子台阶结构，其中，N个子台阶结构在堆叠层的深度不同。
参考图4C所示，在该实施例中，N＝4。以初始台阶结构451为例，将该初始台阶结构451划分为4个子台阶区，分别是子台阶区461、462、463、464，对该4个子台阶区461、462、463、464进行处理形成4个子台阶结构，该4个子台阶结构在堆叠层410中的深度不同。如图4C所示，4个子台阶结构在堆叠层410中的深度依次降低。
在一些实施例中，N个子台阶结构中的台阶数量相同。
在图4C所示的实施例中，该4个子台阶区461、462、463、464的4个子台阶结构中的台阶数量相同，例如都是8层台阶。
子台阶结构的深度指该子台阶结构整体上位于堆叠层410中的位置。例如，子台阶区461中的子台阶结构的位置为1-8层，子台阶区462中的子台阶结构的位置为9-16层，子台阶区463中的子台阶结构的位置为17-24层，子台阶区464中的子台阶结构的位置为25-32层。每个子台阶结构的深度在堆叠层410中没有重叠。本发明中台阶结构的位置或层数以位于半导体结构顶层为第1层，台阶层数沿垂直于衬底的方向向下依次增加。
在一些实施例中，N个子台阶结构在堆叠层410中的深度不同，但是可以有部分重叠。例如一个子台阶区的子台阶结构的位置为1-8层，另一个子台阶区中的子台阶结构的位置为5-12层等。
在本发明的实施例中，在不同分区台阶区中的子台阶结构在堆叠层中的深度也可以是不同的。
在图4C所示的实施例中，在分区台阶区431中，根据初始台阶结构451所形成的4个子台阶结构在堆叠层410中的深度与在分区台阶区432中，根据初始台阶结构452所形成的4个子台阶结构在堆叠层410中的深度不同。例如，在分区台阶区431中的4个子台阶结构在堆叠层410中的深度为1-32层，在分区台阶区432中的4个子台阶结构在堆叠层410中的深度为33-64层。分区台阶区431和分区台阶区432中的台阶结构的深度在堆叠层410中没有重叠。
在其他的实施例中，不同的分区台阶区中的台阶结构在堆叠层410中的深度不同，但是可以有部分重叠。
在其他的实施例中，该N个子台阶结构的台阶数量还可以不同。例如，其中有几个子台阶结构的数量相同，有几个子台阶结构的数量不同，也可以都不相同。
在图4C所示的实施例中，连接区420位于两个分区台阶区之间，该连接区420与核心存储区连接，以使两个分区台阶区与核心存储区相连接。
图4A-4C不用于限制本发明的三维存储器中的分区台阶区的个数，每个分区台阶区中所包括的子台阶区的数量，以及子台阶区中所形成的子台阶结构的台阶数量。
本发明对于处理N个子台阶区以形成N个子台阶结构的方法不做限制，本领域技术人员可以基于该思想采用本领域的方法来形成本发明所要求保护的子台阶结构。
在一些实施例中，处理N个子台阶区以形成N个子台阶结构的步骤包括：
步骤S352：形成第一掩模图案，第一掩模图案覆盖连接区和N个子台阶区中的部分子台阶区，并暴露N个子台阶区中的其余子台阶区。
在一些实施例中，N为偶数，本步骤的第一掩模图案覆盖连接区和该N个子台阶区中的一半子台阶区，并暴露另一半子台阶区。在一些实施例中，N＝4，位于同一分区台阶区中的4个子台阶区呈矩阵阵列分布，第一掩模图案覆盖连接区和位于其中一行的两个子台阶区。
参考图5A所示，该半导体结构501相当于图4B中所示的半导体结构402，其中包括两个分区台阶区511、512，在该两个分区台阶区511、512中已经各自形成了初始台阶结构。在该实施例中，N＝4，每个初始台阶结构被划分为4个子台阶区。该4个子台阶区在分区台阶区中呈2*2的矩阵阵列分布。第一掩模图案520覆盖在分区台阶区511中的一半子台阶区521，即覆盖位于其中一行的两个子台阶区，暴露了分区台阶区511中的另一半子台阶区，同时，第一掩模图案520覆盖在分区台阶区512中的一半子台阶区522，即覆盖位于其中一行的两个子台阶区，暴露了分区台阶区512中的另一半子台阶区。如图5A所示，一半子台阶区521中包括2个子台阶区，该2个子台阶区处于矩阵阵列中的同一行；一半子台阶区522中也包括2个子台阶区，该2个子台阶区处于矩阵阵列中的同一行。第一掩模图案520所覆盖的一半子台阶区521和一半子台阶区522分布在连接区530的两侧。因此，第一掩模图案520也覆盖在连接区530上方。根据该第一掩模图案520对子台阶区进行刻蚀，可以保护连接区530不受到刻蚀的破坏。
图5A所示的实施例中，第一掩模图案520是长方形。在其他的实施例中，第一掩模图案520也可以是其他的形状。
步骤S354：刻蚀暴露的子台阶区，使该暴露的子台阶区下降第一预定层数。
参考图5B所示，经过刻蚀之后，图5A中的第一掩模图案520被去除，分区台阶区511中暴露的另一半子台阶区523经过刻蚀之后，其高度显然低于被第一掩模图案520覆盖的子台阶区521；分区台阶区512中暴露的另一半子台阶区524经过刻蚀之后，其高度显然低于被第一掩模图案520覆盖的子台阶区522。
本发明对于第一预定层数不做限制。可以是2-8层。在优选地实施例中，该第一预定层数等于分区台阶区当前的台阶总数。在本说明书中，以预定次数等于8为例进行说明，则步骤S354进行刻蚀前，分区台阶区的台阶总数是8层，则步骤S354中的第一预定层数也为8。
经过该步骤的刻蚀之后，子台阶区521和子台阶区522所处的台阶层数为1-8层，子台阶区523和子台阶区524所处的台阶层数为9-16层，即子台阶区523和子台阶区524所处的台阶层数相对于子台阶区521和子台阶区522所处的台阶层数下降了8层。
在一些实施例中，处理N个子台阶区以形成N个子台阶结构的步骤还可以包括：
步骤S356：形成第二掩模图案，第二掩模图案覆盖连接区和N个子台阶区中的部分子台阶区，并暴露其余的一半子台阶区，其中，第二掩模图案覆盖的子台阶区与第一掩模图案覆盖的子台阶区有部分重叠。
在一些实施例中，N为偶数，则本步骤的第二掩模图案覆盖连接区和该N个子台阶区中的一半子台阶区，并暴露另一半子台阶区。
在一些实施例中，N＝4，位于同一分区台阶区中的4个子台阶区呈矩阵阵列分布，第一掩模图案覆盖连接区和位于其中一行的两个子台阶区，第二掩模覆盖连接区和位于其中一列的两个子台阶区。
参考图5C所示，第二掩模图案540覆盖在分区台阶区511中的一半子台阶区541，暴露了分区台阶区511中的另一半子台阶区，同时，第二掩模图案540覆盖在分区台阶区512中的一半子台阶区542，暴露了分区台阶区512中的另一半子台阶区。需要说明，这里的一半子台阶区541相对于图5A中的一半子台阶区521来说，处于矩阵阵列中的同一列；一半子台阶区542相对于图5A中的一半子台阶区522来说，处于矩阵阵列中的同一列。由于该实施例中N＝4，因此第二掩模图案540所覆盖的一半子台阶区541中包括2个子台阶区，一半子台阶区542中也包括2个子台阶区。第二掩模图案540所覆盖的一半子台阶区541和一半子台阶区542分布在连接区530的两侧。
根据本步骤，第二掩模图案540相对于第一掩模图案520，二者所覆盖的子台阶区中有一个子台阶区是重叠的。参考图5D所示，第一掩模图案520和第二掩模图案540都覆盖了子台阶区541a和子台阶区542a。并且，第一掩模图案520和第二掩模图案540都覆盖连接区530。
在一些实施例中，N个子台阶区的面积相等。相应地，第一掩模图案520和第二掩模图案覆盖一半子台阶区的部分540a的大小、形状可以相同。
步骤S358：刻蚀暴露的子台阶区，使该暴露的子台阶区下降第二预定层数。
参考图5D所示，经过刻蚀之后，图5C中的第二掩模图案540被去除，分区台阶区511中暴露的另一半子台阶区543经过刻蚀之后，其高度显然低于被第二掩模图案540覆盖的子台阶区541；分区台阶区512中暴露的另一半子台阶区544经过刻蚀之后，其高度显然低于被第二掩模图案540覆盖的子台阶区542。
在一些实施例中，第二预定层数等于该分区台阶区中当前的台阶总数。
在图5A所示的实施例中，每个分区台阶区已经存在的台阶总数为8，因此所进行刻蚀的第一预定层数也为8。在图5C所示的实施例中，每个分区台阶区已经存在的台阶总数为16，因此所进行刻蚀的第二预定层数为16。
参考图5D所示，经过步骤S358的刻蚀之后，子台阶区541和子台阶区542所处的台阶层数为1-16层，子台阶区543和子台阶区544所处的台阶层数为17-32层。更进一步细分，在子台阶区541中，子台阶区541a所处的台阶层数为1-8层，子台阶区541b所处的台阶层数为9-16层；在子台阶区542中，子台阶区542a所处的台阶层数为1-8层，子台阶区542b所处的台阶层数为9-16层；在子台阶区543中，子台阶区543a所处的台阶层数为17-24层，子台阶区543b所处的台阶层数为25-32层；在子台阶区544中，子台阶区544a所处的台阶层数为17-24层，子台阶区544b所处的台阶层数为25-32层。各个子台阶区都可以通过连接区530与核心存储区相连接。
由此，就形成了如图5D所示的半导体结构504。该半导体结构504充分利用堆叠层的空间，形成了紧凑的台阶结构，减少了晶圆面积的浪费。
在图5C和5D所示的实施例中，N＝4。在其他的实施例中，例如N＝6，即将分区台阶区分为6个子台阶区，该6个子台阶区的面积相等，重复执行步骤S356和S358两次，每次变换掩模图案的位置，每次的掩模图案与前一次的掩模图案所覆盖的子台阶区有部分重叠，即可以在6个子台阶区中形成相应地子台阶结构。当N＝8，即将分区台阶区分为8个子台阶区，该8个子台阶区的面积相等，重复执行步骤S356和S358四次，每次变换掩模图案的位置，每次的掩模图案与前一次的掩模图案所覆盖的子台阶区有部分重叠，即可以在8个子台阶区中形成相应地子台阶结构。依此类推。
对于N为奇数的情况，例如N＝3，即将分区台阶区分为3个子台阶区，可以重复执行S356和S358次，每次变换掩模图案的位置，每次刻蚀3个子台阶区中的1个。依此类推。
在一些实施例中，对于包括至少两个分区台阶区的情况，处理每个分区台阶区中的N个子台阶区以在每个分区台阶区中形成N个台阶结构的步骤还可以包括：
步骤S360：形成第三掩模图案，该第三掩模图案覆盖连接区和该至少两个分区台阶区中的部分分区台阶区，暴露其余的分区台阶区。
参考图5E所示，第三掩模图案550覆盖两个分区台阶区中的一个分区台阶区511，暴露另一个分区台阶区512。由于该实施例中的分区台阶区是由正方形开口所形成的，因此，第三掩模图案550暴露分区台阶区512的部分也为正方形开口，该开口的大小使分区台阶区512中所形成的子台阶结构都暴露出来。
如图5E所示，第三掩模图案550同时覆盖连接区530。
步骤S362：刻蚀暴露的分区台阶区，使该暴露的分区台阶区下降第三预定层数。
在图5E所示的实施例中，分区台阶区512中当前的台阶总数是32层，因此，在步骤S362中所要刻蚀的第三预定层数为32。
参考图5F所示，经过刻蚀之后，分区台阶区512中的台阶整体向下刻蚀32层。其中，子台阶区551的台阶层数为33-40层，子台阶区552的台阶层数为41-48层，子台阶区553的台阶层数为49-56层，子台阶区554的台阶层数为57-64层。
经过上述步骤，分区台阶区511中的台阶层数为1-32层，分区台阶区512中的台阶层数为33-64层，分区台阶区511和分区台阶区512一起形成了包括64层台阶结构的台阶区。
根据本发明的制造方法，可以在有限的晶圆面积上同时形成多层台阶结构；不需要设置特别的硬掩模覆盖连接区，降低了制程的复杂度和难度，减少了成本；所形成的台阶结构紧凑，大大节省了晶圆面积。
以下以台阶区包括四个分区台阶区为例说明本发明的半导体结构的制造方法，其中N＝4。由于四个分区台阶区的制造方法与前文所述的两个分区台阶区的制造方法有相似之处，因此前文的说明内容可以用于说明下面的具体实施例，重复的内容将不再展开说明。
步骤S370：提供衬底。
步骤S372：在该衬底上方形成堆叠层，该堆叠层包括核心存储区和台阶区，该台阶区包括连接区和四个分区台阶区，该连接区用于连接该四分区台阶区和核心存储区。
参考图6A所示，该半导体结构601包括衬底611和形成在衬底611上的堆叠层610。在该半导体结构601中，台阶区包括连接区620和四个分区台阶区631、632、633、634，其中分区台阶区631、633位于连接区620的一侧，台阶区632、634位于连接区620的另一侧。由于图6A中的半导体结构601中还包括覆盖在堆叠层610上方的初始掩模图案640，因此，连接区620实际上是堆叠层610中被虚线框所划定的区域。
步骤S374：形成初始掩模图案，该初始掩模图案覆盖该连接区和四个分区台阶区，并且该初始掩模图案在每个分区台阶区中形成开口。
参考图6A所示，在堆叠层610上方形成了初始掩模图案640，该初始掩模图案640覆盖连接区420和四个分区台阶区631、632、633、634，并且初始掩模图案640在分区台阶区631中形成开口641，在分区台阶区632中形成开口642，在分区台阶区633中形成开口643，在分区台阶区634中形成开口644。
在图6A所示的实施例中，开口641、642、643、644分别位于分区台阶区631、632、633、634的中心位置，并且开口641、642、643、644均为正方形。
步骤S376：在每个分区台阶区中形成以开口为中心向四周逐渐升高的初始台阶结构。
参考图6B所示，根据如图6A所示的初始掩模图案640在分区台阶区的开口处进行预定次数的修整刻蚀循环，从而分别形成了以开口641、642、643、644为中心向四周逐渐升高的初始台阶结构651、652、653、654。由于开口641、642、643、644为正方形，因此所形成的初始台阶结构651、652、653、654相应地以该正方形开口为中心向四周扩散开，形成了类似足球场看台的结构。
在该实施例中，预定次数为8次，因此初始台阶结构651、652、653、654都包括8个台阶。
图6C是图6B所示半导体结构602的俯视图。参考图6C所示，其中包括图6B中所示的具有8层台阶的初始台阶结构651、652、653、654，以及连接区620。
本发明不限制该半导体结构仅包括一个台阶区。参考图6C所示，该实施例中的半导体结构包括台阶区660和台阶区670，其中台阶区660是图6A和6B中所示的台阶区，台阶区670是与台阶区660相邻的另一个台阶区。台阶区670中包括2个分区台阶区671、672以及连接区673，其中，台阶区671、672位于连接区673的同一侧。可以理解，台阶区670可以扩展为与台阶区660一样的结构，即还包括位于连接区673另一侧的台阶区。
本发明的半导体结构中的台阶区也可以包括多个连接区，以及位于该多个连接区同侧或异侧的多个分区台阶区。如图6C所示，可以将其中的台阶区660和台阶区670算作一个台阶区。
如图6C所示，沿平行于连接区620的延伸方向还可以包括更多个分区台阶区。对于不同数量的分区台阶区，所采用的初始掩模图案也相应地适应性修改。具体过程在此不再展开。
步骤S378：将每个分区台阶区中的初始台阶结构划分为4个子台阶区，且处理4个子台阶区以形成4个子台阶结构，其中4个子台阶结构在堆叠层的深度不同。
具体的处理4个子台阶区的方法包括以下步骤：
步骤S380：形成第一掩模图案，第一掩模图案覆盖4个子台阶区中的一半子台阶区，暴露另外一半子台阶区。该4个子台阶区呈矩阵阵列分布，第一掩模图案覆盖位于其中一行的两个子台阶区。
参考图7A所示，该半导体结构701相当于在图6B所示的半导体结构602上形成了第一掩模图案710。该半导体结构701包括四个分区台阶区631、632、633、634，并在每个分区台阶区中已经各自形成了初始台阶结构。每个初始台阶结构被划分为4个子台阶区。在该实施例中，4个子台阶区的面积相等。即将分区台阶区平均划分为4个子台阶区。
第一掩模图案710覆盖在该四个分区台阶区中靠近连接区620的两个子台阶区，暴露远离连接区620的两个子台阶区。第一掩模图案710也覆盖在连接区620上方。第一掩模图案710为长方形。
根据该第一掩模图案710对子台阶区进行刻蚀，可以保护连接区620不受到刻蚀的破坏。
步骤S382：刻蚀暴露的子台阶区，使该暴露的子台阶区下降第一预定层数。
参考图7B所示，经过刻蚀之后，图7A中的第一掩模图案710被去除，四个分区台阶区中暴露的2个子台阶区经过刻蚀之后，其高度显然低于被第一掩模图案710覆盖的另外2个子台阶区。在该实施例中，该第一预定层数等于刻蚀前分区台阶区中的台阶总数，即8层。
如图7B所示，经过该步骤的刻蚀之后，分区台阶区631中的四个子台阶区中，子台阶区631a和子台阶区631b中的台阶层数为1-8层，子台阶区631c和子台阶区631d中的台阶层数为9-16层。相应地，分区台阶区632中的四个子台阶区中，子台阶区632a和子台阶区632b中的台阶层数为1-8层，子台阶区632c和子台阶区632d中的台阶层数为9-16层。分区台阶区633中的四个子台阶区中，子台阶区633a和子台阶区633b中的台阶层数为1-8层，子台阶区633c和子台阶区633d中的台阶层数为9-16层。分区台阶区634中的四个子台阶区中，子台阶区634a和子台阶区634b中的台阶层数为1-8层，子台阶区634c和子台阶区634d中的台阶层数为9-16层。各个子台阶区都可以通过连接区620与核心存储区相连接。
图7C是图7B所示的半导体结构702的俯视图。如图7A所示，四个分区台阶区中的每个都被划分了4个子台阶区。每个子台阶区中的台阶层数如图7B及前文所述。经过上述步骤，位于连接区620两侧的子台阶区631a、631b、632a、632b、633a、633b、634a、634b具有相同的台阶数，并且在堆叠层中的高度相同。远离连接区620的子台阶区631c、631d、632c、632d、633c、633d、634c、634d具有相同的台阶数，并且在堆叠层中的高度相同。
步骤S384：形成第二掩模图案，第二掩模图案覆盖所述4个子台阶区中的一半子台阶区，暴露另外一半子台阶区。该4个子台阶区呈矩阵阵列分布，第二掩模图案覆盖位于其中一列的两个子台阶区。
参考图8A所示，该半导体结构801相当于在图7B所示的半导体结构702上形成了第二掩模图案810。其中，第二掩模图案810中的一部分810a为与第一掩模图案710相似的长方形，第二掩模图案810中的另一部分810b覆盖在连接区620上方。第二掩模图案810所覆盖的子台阶区与第一掩模图案710所覆盖的子台阶区部分重叠。参考图8B所示，第一掩模图案710和第二掩模图案810都覆盖子台阶区631b、632b、633b、634b。第一掩模图案710和第二掩模图案810也都覆盖连接区620。
如图8A所示，对于位于连接区620同侧的2个分区台阶区来说，第二掩模图案810覆盖在该2个分区台阶区彼此相邻的四个子台阶区上，暴露该2个分区台阶区中位于两边的四个子台阶区。参考图8B所示，第二掩模图案810覆盖子台阶区631b、631d、632b、632d、633b、633d、634b、634d，暴露子台阶区631a、631c、632a、632c、633a、633c、634a、634c。
步骤S386：刻蚀暴露的子台阶区，使所述暴露的子台阶区下降第二预定层数。
在本步骤中，所刻蚀的第二预定层数是当前分区台阶区中的台阶总数，即16层。
如图8B所示，经过步骤S386的刻蚀之后，分区台阶区631中的四个子台阶区中，子台阶区631a的台阶层数是17-24层，子台阶区631b中的台阶层数为1-8层，子台阶区631c的台阶层数是25-32层，子台阶区631d中的台阶层数为9-16层。相应地，分区台阶区632中的四个子台阶区中，子台阶区632a的台阶层数是17-24层，子台阶区632b中的台阶层数为1-8层，子台阶区632c的台阶层数是25-32层，子台阶区632d中的台阶层数为9-16层。分区台阶区633中的四个子台阶区中，子台阶区633a的台阶层数是17-24层，子台阶区633b中的台阶层数为1-8层，子台阶区633c的台阶层数是25-32层，子台阶区633d中的台阶层数为9-16层。分区台阶区634中的四个子台阶区中，子台阶区634a的台阶层数是17-24层，子台阶区634b中的台阶层数为1-8层，子台阶区634c的台阶层数是25-32层，子台阶区634d中的台阶层数为9-16层。各个子台阶区都可以通过连接区620与核心存储区相连接。
图8C是图8B所示的半导体结构802的俯视图。如图8C所示，四个分区台阶区中的每个都被划分了4个子台阶区。每个子台阶区中的台阶层数如图8B及前文所述。经过上述步骤，子台阶区631a、632a、633a、634a具有相同的台阶数并且在堆叠层中的高度相同，都是17-24层；子台阶区631b、632b、633b、634b具有相同的台阶数并且在堆叠层中的高度相同，都是1-8层；子台阶区631c、632c、633c、634c具有相同的台阶数并且在堆叠层中的高度相同，都是25-32层；子台阶区631d、632d、633d、634d具有相同的台阶数并且在堆叠层中的高度相同，都是9-16层。
步骤S388：形成第三掩模图案，所述第三掩模图案覆盖连接区和所述分区台阶区中的一半分区台阶区，暴露另外一半分区台阶区。
参考图9A所示，该半导体结构901相当于在图8B所示的半导体结构802上形成了第三掩模图案910。其中，第三掩模图案910覆盖了四个分区台阶区中的两个分区台阶区632、633，暴露四个分区台阶区中的两个分区台阶区631、634。由于该实施例中的分区台阶区是由正方形开口所形成的，因此，第三掩模图案910暴露分区台阶区631、634的部分也为正方形开口，该开口的大小使分区台阶区631、634中所形成的子台阶结构都暴露出来。
如图9A所示，第三掩模图案910同时覆盖连接区620。
在图9A所示的实施例中，第三掩模图案910所暴露的分区台阶区631、634分别位于连接区620的两侧，并且该两个分区台阶区631、634彼此不相邻。
步骤S390：将暴露的另一半分区台阶区的子台阶结构刻蚀预定层数。
在图9A所示的实施例中，半导体结构901中的分区台阶区631、634中当前的台阶总数是32层，因此，在步骤S390中所要刻蚀的预定层数为32，分区台阶区631、634中的台阶整体向下刻蚀32层。
参考图9B所示，经过步骤S390的刻蚀之后，在分区台阶区631中的四个子台阶区中，子台阶区631a的台阶层数是49-56层，子台阶区631b中的台阶层数为33-40层，子台阶区631c的台阶层数是57-64层，子台阶区631d中的台阶层数为41-48层。分区台阶区634中的四个子台阶区中，子台阶区634a的台阶层数是49-56层，子台阶区634b中的台阶层数为33-40层，子台阶区634c的台阶层数是57-64层，子台阶区634d中的台阶层数为41-48层。
被第三掩模图案910覆盖的分区台阶区632、632中的子台阶结构与图8B所示相同。分区台阶区632中的四个子台阶区中，子台阶区632a的台阶层数是17-24层，子台阶区632b中的台阶层数为1-8层，子台阶区632c的台阶层数是25-32层，子台阶区632d中的台阶层数为9-16层。分区台阶区633中的四个子台阶区中，子台阶区633a的台阶层数是17-24层，子台阶区633b中的台阶层数为1-8层，子台阶区633c的台阶层数是25-32层，子台阶区633d中的台阶层数为9-16层。各个子台阶区都可以通过连接区620与核心存储区相连接。
如图9B所示，经过上述步骤所形成的半导体结构902中共包括64层的台阶结构，可以用于64层的三维存储器。
图9C是图9B所示的半导体结构902的俯视图。如图9C所示，分区台阶区632、633中的子台阶结构包括1-32层，分区台阶区631、634中的子台阶结构包括33-64层。其中，子台阶区631a、634a具有相同的台阶数并且在堆叠层中的高度相同，都是49-56层；子台阶区631b、634b具有相同的台阶数并且在堆叠层中的高度相同，都是33-40层；子台阶区631c、634c具有相同的台阶数并且在堆叠层中的高度相同，都是57-64层；子台阶区631d、634d具有相同的台阶数并且在堆叠层中的高度相同，都是41-48层。
图10A-10C是本发明另一实施例的半导体结构的制造方法的过程示意图。与图6A-9C所示的实施例不同的是，本实施例将分区台阶区所划分的子台阶区为三角形。图10A-10C仅示出了半导体结构的俯视示意图。根据前文所述的步骤，本领域技术人员可以采用相应的步骤来获得本实施例的半导体结构。
如图10A所示，该半导体结构1001包括四个分区台阶区1011、1012、1013、1014和连接区1020。每个分区台阶区被划分成了四个三角形子台阶区。如图10A所示，以分区台阶区1011为例，该分区台阶区1011被划分成四个三角形子台阶区1011a、1011b、1011c、1011d。该四个子台阶区的形状和面积不等，其中子台阶区1011a和1011c的形状和面积相等，子台阶区1011b和1011d的形状和面积相等。
经过初始掩模图案对各个分区台阶区进行预定次数的修整刻蚀循环之后，在四个分区台阶区1011、1012、1013、1014中形成了初始台阶结构，该初始台阶结构与图6B所示的相同。
为了对各个子台阶区进行刻蚀，所采用的掩模图案也应对应于子台阶区的形状。如图10A所示，虚线框表示第一掩模图案1030。该第一掩模图案1030覆盖了每个分区台阶区中的一半子台阶区，同时暴露另外一半子台阶区。同时，第一掩模图案1030也覆盖连接区1020。
采用第一掩模图案1030对暴露出来的一半子台阶区进行刻蚀。所刻蚀的的预定层数是当前分区台阶区中的台阶总数。所形成的子台阶结构的台阶层数可以对照前文所述推理出。
如图10B所示，在根据第一掩模图案1030刻蚀之后，采用第二掩模图案1031覆盖每个分区台阶区中的一半子台阶区，同时暴露另外一半子台阶区。同时，第二掩模图案1031也覆盖连接区1020。对比图10A和10B所示，第二掩模图案1031所覆盖的一半子台阶区与第一掩模图案1030所覆盖的一半子台阶区不完全重复，二者都覆盖了其中一个子台阶区。以分区台阶区1011为例，第一掩模图案1030覆盖其中的子台阶区1011c、1011d，第二掩模图案1031覆盖其中的子台阶区1011a、1011d。第一掩模图案1030和第二掩模图案1031都覆盖子台阶区1011d。
采用第二掩模图案1031对暴露出来的一半子台阶区进行刻蚀。所刻蚀的的预定层数是当前分区台阶区中的台阶总数。所形成的子台阶结构的台阶层数可以对照前文所述推理出。
参考图10C所示，在根据第二掩模图案1031刻蚀之后，采用第三掩模图案1032覆盖分区台阶区中的一半分区台阶区，即分区台阶区1011、1014，同时暴露另外一半分区台阶区，即分区台阶区1012、1013。第三掩模图案1032同时覆盖连接区1020。
采用第三掩模图案1032对暴露出来的一半子台阶区进行刻蚀。所刻蚀的的预定层数是当前分区台阶区中的台阶总数。所形成的子台阶结构的台阶层数可以对照前文所述推理出。
图11是本发明一实施例的半导体结构的示意图。该半导体结构1101可以由前文所述的半导体结构的制造方法来制造，因此，前文所述都可以用于说明该实施例的半导体结构。
参考图11所示，该半导体结构1101包括衬底1110，位于衬底1110上方的堆叠层1120，该堆叠层1120包括核心存储区(图未示)和台阶区。本发明的半导体结构中的台阶区包括连接区和至少一个分区台阶区。每个分区台阶区包括N个子台阶区，每个子台阶区包括从分区台阶区的内部向四周逐渐升高的子台阶结构，处于同一分区台阶区内的N个子台阶结构在堆叠层的深度不同。
在一些实施例中，连接区将台阶区划分为呈矩阵阵列分布的多个分区台阶区。本发明的半导体结构包括至少两个分区台阶区，该至少两个分区台阶区分布在连接区的两侧。
图11中所示的半导体结构1101的台阶区包括连接区1121和四个分区台阶区1131、1132、1133、1134。分区台阶区1131、1133位于连接区1121的一侧，分区台阶区1132、1134位于连接区1121的另一侧。多个分区台阶区1131、1132、1133、1134呈2*2的矩阵阵列分布。连接区1121用于连接该四个分区台阶区1131、1132、1133、1134和核心存储区。每个分区台阶区包括4个子台阶区。如图11所示，分区台阶区1131包括子台阶区1131a、1131b、1131c、1131d，分区台阶区1132包括子台阶区1132a、1132b、1132c、1132d，分区台阶区1133包括子台阶区1133a、1133b、1133c、1133d，分区台阶区1134包括子台阶区1134a、1134b、1134c、1134d。每个子台阶区包括从该分区台阶区的中心向四周逐渐升高的子台阶结构，位于同一分区台阶区内的4个子台阶结构在堆叠层1120中的深度不同。每个分区台阶区中的4个子台阶区呈2*2的矩阵阵列分布。每个子台接结构的具体深度可以参考图8B以及相关的说明内容。
在一些实施例中，位于同一分区台阶区内的每个子台阶区的台阶数量相等。图11所示实施例中的分区台阶区中的4个子台阶区的台阶数量相等，都是8层。在其他的实施例中，该台阶数量可以根据需要设定。
在一些实施例中，位于同一分区台阶区内的N个子台阶区的台阶数量不同。
在一些实施例中，该N个子台阶区的覆盖面积相等，如图11所示的实施例。在其他的实施例中，N个子台阶区的覆盖面积可以不等。
在一些实施例中，分区台阶区为圆形或矩形。如图11所示，该分区台阶区为正方形。
根据图11所示的半导体结构，结合前文所述的半导体结构的制造方法，形成分区台阶区所采用的掩模具有矩形的开口，因此，所形成的分区台阶区大致上为矩形，并且从俯视的角度来看，每个分区台阶区中的N个子台阶区中的台阶结构形成了以分区台阶区的中心为中心的回字形结构。在分区台阶区为圆形的实施例中，形成分区台阶区所采用的掩模具有圆形的开口，则每个分区台阶区中的N个子台阶区中的台阶结构形成以分区台阶区的中心为圆心的同心圆环结构。
在图11所示的实施例中，每个子台阶结构的深度在堆叠层1120中没有重叠。在其他的实施例中，N个子台阶结构在堆叠层1120中的深度不同，但是可以有部分重叠。
图12是本发明另一实施例的半导体结构的示意图。该半导体结构1102可以由前文所述的半导体结构的制造方法来制造，因此，前文所述都可以用于说明该实施例的半导体结构。
参考图12所示，该半导体结构1201包括衬底1210，位于衬底1210上方的堆叠层1220，该堆叠层1220包括核心存储区(图未示)和至少一个台阶区。图12中所示的半导体结构1201包括一个台阶区。该台阶区包括连接区1221和四个分区台阶区1231、1232、1233、1234。连接区1221用于连接该四个分区台阶区1231、1232、1233、1234和核心存储区。每个分区台阶区包括4个子台阶区。如图12所示，分区台阶区1231包括子台阶区1231a、1231b、1231c、1231d，分区台阶区1232包括子台阶区1232a、1232b、1232c、1232d，分区台阶区1233包括子台阶区1233a、1233b、1233c、1233d，分区台阶区1234包括子台阶区1234a、1234b、1234c、1234d。每个子台阶区包括从该分区台阶区的内部向四周逐渐升高的子台阶结构，位于同一分区台阶区内的4个子台阶结构在堆叠层1220中的深度不同。具体深度可以参考图9B以及相关的说明内容。
在一些实施例中，台阶区包括至少两个分区台阶区，至少两个不同的分区台阶区中的子台阶结构在堆叠层中的深度不同。
在一些实施例中，位于连接区异侧的相邻的两个分区台阶区中的子台阶结构在堆叠层的深度不同。如图12所示，分区台阶区1231和分区台阶区1232位于连接区1221的异侧，分区台阶区1231中的子台阶结构中的台阶层数为33-64层，分区台阶区1232中的子台阶结构中的台阶层数为1-32层。显然，分区台阶区1231中的子台阶结构的台阶层数与分区台阶区1232中的子台阶结构的台阶层数都不同。
在一些实施例中，位于连接区同侧的相邻的两个分区台阶区中的子台阶结构在堆叠层的深度不同。如图12所示，分区台阶区1231和分区台阶区1233位于连接区1221的同侧，分区台阶区1231中的子台阶结构中的台阶层数为33-64层，分区台阶区1233中的子台阶结构中的台阶层数为1-32层。显然，分区台阶区1231中的子台阶结构的台阶层数与分区台阶区1233中的子台阶结构的台阶层数都不同。
在图12所示的实施例中，每个子台阶结构的深度在堆叠层1220中没有重叠。在其他的实施例中，N个子台阶结构在堆叠层1220中的深度不同，但是可以有部分重叠。不同的分区台阶区中的台阶结构的深度在堆叠层1220可以有部分重叠。
在本发明的实施例中，4个分区台阶区中的子台阶结构都可以通过连接区1221与核心存储区相连接，连接区1221的高度大于等于所有子台阶结构的台阶厚度之和。
在一些实施例中，本发明的半导体结构包括三维存储器，如3D NAND闪存，该台阶区用于引出字线。该半导体结构中的子台阶结构可以作为三维存储器中的控制栅极层引出接触部。
根据本发明的半导体结构包括从分区台阶区中心相四周逐渐升高的子台阶结构，子台阶结构分布紧凑，在有限的面积内可以实现多层台阶结构，大大地节省了晶圆面积；结合连接区，可以使多个子台阶结构与核心存储区相连接。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (15)

1.一种半导体结构的制造方法，包括：
提供衬底；
在所述衬底上方形成堆叠层，所述堆叠层包括核心存储区和台阶区，所述台阶区包括连接区和至少一个分区台阶区，所述连接区用于连接每个所述分区台阶区和所述核心存储区；
形成初始掩模图案，所述初始掩模图案覆盖所述连接区和每个所述分区台阶区，并且所述初始掩模图案在每个所述分区台阶区中形成开口；
在每个所述分区台阶区中形成以所述开口为中心向四周逐渐升高的初始台阶结构；以及
将每个所述分区台阶区中的所述初始台阶结构划分为N个子台阶区，且处理所述N个子台阶区以形成N个子台阶结构，其中，所述N个子台阶结构在所述堆叠层的深度不同。
2.如权利要求1所述的制造方法，其特征在于，处理所述N个子台阶区以形成N个子台阶结构的步骤包括：
形成第一掩模图案，所述第一掩模图案覆盖所述连接区和所述N个子台阶区中的部分子台阶区，并暴露所述N个子台阶区中的其余子台阶区；以及
刻蚀暴露的子台阶区，使所述暴露的子台阶区下降第一预定层数。
3.如权利要求2所述的制造方法，其特征在于，处理所述N个子台阶区以形成N个子台阶结构的步骤还包括：
形成第二掩模图案，所述第二掩模图案覆盖所述连接区和所述N个子台阶区中的部分子台阶区，并暴露其余的子台阶区，其中，所述第二掩模图案覆盖的子台阶区与所述第一掩模图案覆盖的子台阶区有部分重叠；以及
刻蚀暴露的子台阶区，使所述暴露的子台阶区下降第二预定层数。
4.如权利要求3所述的制造方法，其特征在于，所述台阶区包括至少两个分区台阶区，处理每个分区台阶区中的所述N个子台阶区以在每个分区台阶区中形成N个子台阶结构的步骤还包括：
形成第三掩模图案，所述第三掩模图案覆盖所述连接区和所述至少两个分区台阶区中的部分分区台阶区，暴露其余的分区台阶区；以及
刻蚀暴露的分区台阶区，使所述暴露的分区台阶区下降第三预定层数。
5.如权利要求3所述的制造方法，其特征在于，N＝4，位于同一分区台阶区中的4个子台阶区呈矩阵阵列分布，所述第一掩模图案覆盖所述连接区和位于其中一行的两个子台阶区，所述第二掩模覆盖所述连接区和位于其中一列的两个子台阶区。
6.如权利要求4所述的制造方法，其特征在于，所述第一预定层数、第二预定层数和第三预定层数都等于所述分区台阶区中当前的台阶总数。
7.如权利要求4所述的制造方法，其特征在于，所述至少两个分区台阶区分布在所述连接区的两侧。
8.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上方的堆叠层，所述堆叠层包括核心存储区和台阶区，所述台阶区包括连接区和至少一个分区台阶区，所述连接区连接每个所述分区台阶区和核心存储区；
每个所述分区台阶区包括N个子台阶区，每个所述子台阶区形成有从所述分区台阶区的内部向四周逐渐升高的子台阶结构，处于同一分区台阶区内的N个子台阶结构在所述堆叠层的深度不同。
9.如权利要求8所述的半导体结构，其特征在于，所述连接区将所述台阶区划分为呈矩阵阵列分布的多个分区台阶区。
10.如权利要求8所述的半导体结构，其特征在于，所述N个子台阶结构的台阶数量相等。
11.如权利要求8所述的半导体结构，其特征在于，所述N个子台阶区的覆盖面积相等。
12.如权利要求8所述的半导体结构，其特征在于，N＝4，位于同一分区台阶区中的4个子台阶区呈矩阵阵列分布。
13.如权利要求8所述的半导体结构，其特征在于，所述台阶区包括至少两个分区台阶区，至少两个不同的分区台阶区中的子台阶结构在所述堆叠层的深度不同。
14.如权利要求8所述的半导体结构，其特征在于，所述分区台阶区为圆形或矩形。
15.如权利要求8所述的半导体结构，其特征在于，所述半导体结构包括三维存储器，所述台阶区用于引出字线。
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