CN112071271A - 发射控制驱动器中的级和包括其的显示装置 - Google Patents

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Abstract

提供了一种发射控制驱动器中的级和包括其的显示装置，所述级包括：输入单元，响应于从第一输入端子供应的第一输入信号和从第二输入端子供应的第二输入信号控制第一节点和第二节点的电压；第一控制器，响应于从第三输入端子供应的第三输入信号的电压和第二节点的电压控制第三节点和第四节点的电压；第二控制器，响应于第一节点的电压控制第四节点的电压；以及输出单元，响应于第三节点的电压或第四节点的电压向输出端子供应第一电源或第二电源的电压。第一控制器包括：第一晶体管和第二晶体管，连接在第一电源与第三节点之间；以及第三晶体管，连接在第一节点与第三节点之间，第三晶体管响应于第二电源的电压而导通。

Description

发射控制驱动器中的级和包括其的显示装置
本申请要求于2019年6月11日提交的第10-2019-0068932号韩国专利申请的优先权和权益，如同在这里被完全阐述一样，该韩国专利申请出于所有目的通过引用被包含于此。
技术领域
发明的示例性实施方式总体上涉及一种用于显示装置的发射控制驱动器，更具体地涉及一种具有向像素供应发射控制信号的级的发射控制驱动器和包括该发射控制驱动器的显示装置。
背景技术
显示装置利用设置在显示单元中的像素来显示图像。像素连接到扫描线和数据线，并且由通过扫描线和数据线供应的扫描信号和数据信号驱动。
像素还可以连接到发射控制线，像素的发射时段可以利用供应到发射控制线的发射控制信号来控制。在这种情况下，显示装置可以包括用于产生发射控制信号的发射控制驱动器。
发射控制驱动器包括用于将发射控制信号中的每个供应到发射控制线中的每条的级。级在设置在每个水平行中的像素的发射时段期间将栅极导通电压输出到与对应的像素连接的发射控制线，并且在其他时段期间将栅极截止电压的发射控制信号输出到发射控制线，从而阻止像素的发射。
在该背景技术部分中公开的以上信息仅用于理解发明构思的背景技术，因此，其可以包含不构成现有技术的信息。
发明内容
申请人发现，在显示装置中的发射控制驱动器的级中的内部电压(例如，节点电压)在显示装置的驱动开始时可能是不稳定的，这可能使得难以如期望地控制像素的发射。
根据发明的原理和示例性实施方式构造的发射控制驱动级和含有该发射控制驱动级的显示装置即使在驱动显示装置的初始阶段也能够稳定地控制像素的发射。
例如，根据发明的示例性实施例构造的发射控制驱动器中的级防止连接到包括在级中的第一节点和第二节点的晶体管的电特性改变，并且即使在驱动显示装置的初始阶段，也将栅极截止电压的发射控制信号稳定地供应到发射控制线，使得发射控制驱动器的输出质量得到改善，并且可以减少或消除由于像素的发射而引起的非预期闪烁。
发明构思的另外的特征将在下面的描述中阐述，并且部分的将从描述中变得明显，或者可以通过发明构思的实践而被了解。
根据发明的一个方面，一种在显示装置的发射控制驱动器中的级包括：输入单元，响应于从第一输入端子供应的第一输入信号和从第二输入端子供应的第二输入信号来控制第一节点和第二节点的电压；第一控制器，响应于从第三输入端子供应的第三输入信号的电压和第二节点的电压来控制第三节点和第四节点的电压；第二控制器，响应于第一节点的电压来控制第四节点的电压；以及输出单元，响应于第三节点的电压或第四节点的电压来向输出端子供应第一电源或第二电源的电压。第一控制器包括：第一晶体管和第二晶体管，连接在第一电源与第三节点之间；以及第三晶体管，连接在第一节点与第三节点之间，第三晶体管响应于第二电源的电压而导通。
第二晶体管可以具有直接连接到第三节点而不经过第三晶体管的一个电极。
第一晶体管可以具有连接到第二节点的栅电极，并且第二晶体管可以具有连接到第三输入端子的栅电极。
第一控制器还可以包括连接在第三节点与第三输入端子之间的第一电容器。
第一电源的电压可以被设定为栅极截止电压，第二电源的电压可以被设定为栅极导通电压。
输出单元可以包括：第四晶体管，连接在第一电源与输出端子之间，第四晶体管具有连接到第四节点的栅电极；以及第五晶体管，连接在输出端子与第二电源之间，第五晶体管具有连接到第三节点的栅电极。
第一输入信号可以是起始脉冲或前一级的输出信号，第二输入信号和第三输入信号可以分别是第一时钟信号和第二时钟信号。
第一时钟信号和第二时钟信号可以交替地具有栅极导通电压。起始脉冲或前一级的输出信号可以被供应为与第一时钟信号的至少一个栅极导通电压时段叠置。
输入单元可以包括：第六晶体管，连接在第一输入端子与第一节点之间，第六晶体管具有连接到第二输入端子的栅电极；第七晶体管，连接在第二节点与第二输入端子之间，第七晶体管具有连接到第一节点的栅电极；以及第八晶体管，连接在第二节点与第二电源之间，第八晶体管具有连接到第二输入端子的栅电极。
第一控制器还可以包括：第九晶体管，连接在第二节点与第五节点之间，第九晶体管响应于第二电源的电压而导通；第二电容器，连接在第五节点与第六节点之间；第十晶体管，连接在第四节点与第六节点之间，第十晶体管具有连接到第三输入端子的栅电极；以及第十一晶体管，连接在第六节点与第三输入端子之间，第十一晶体管具有连接到第五节点的栅电极。
第二控制器可以包括：第十二晶体管，连接在第一电源与第四节点之间，第十二晶体管具有连接到第一节点或第三节点的栅电极；以及第三电容器，连接在第一电源与第四节点之间。
根据发明的另一方面，一种显示装置包括：多个像素，连接到多条扫描线、多条数据线和多条发射控制线；扫描驱动器，向所述多条扫描线供应扫描信号；数据驱动器，向所述多条数据线供应数据信号；以及发射控制驱动器，具有多个级，以向所述多条发射控制线供应发射控制信号。所述多个级中的每个包括：输入单元，响应于从第一输入端子供应的第一输入信号和从第二输入端子供应的第二输入信号来控制第一节点和第二节点的电压；第一控制器，响应于从第三输入端子供应的第三输入信号的电压和第二节点的电压来控制第三节点和第四节点的电压，并且包括连接在第一电源与第三节点之间的第一晶体管和第二晶体管以及连接在第一节点与第三节点之间的第三晶体管，第三晶体管响应于第二电源的电压而导通；第二控制器，响应于第一节点的电压来控制第四节点的电压；以及输出单元，响应于第三节点的电压或第四节点的电压来向输出端子供应第一电源的电压或第二电源的电压。
第二晶体管可以具有直接连接到第三节点而不经过第三晶体管的一个电极。
第一晶体管可以具有连接到第二节点的栅电极，并且第二晶体管可以具有连接到第三输入端子的栅电极。
第一控制器还可以包括连接在第三输入端子与第三节点之间的第一电容器。
第一电源的电压可以被设定为栅极截止电压，并且第二电源的电压可以被设定为栅极导通电压。
输出单元可以包括：第四晶体管，连接在第一电源与输出端子之间，第四晶体管具有连接到第四节点的栅电极；以及第五晶体管，连接在输出端子与第二电源之间，并且第五晶体管具有连接到第三节点的栅电极。
所述多个级可以包括通过第一输入端子来接收起始脉冲的第一级和通过第一输入端子来接收前一级的输出信号的其他级。
所述多个级可以包括：奇数级，通过第二输入端子接收第一时钟信号并且通过第三输入端子接收第二时钟信号；以及偶数级，通过第二输入端子接收第二时钟信号并且通过第三输入端子接收第一时钟信号。
第一时钟信号和第二时钟信号可以交替地具有栅极导通电压。
将理解的是，先前的总体描述和以下的详细描述两者是示例性的和说明性的，并且旨在提供对要求保护的发明的进一步解释。
附图说明
附图示出了发明的示例性实施例，并且与描述一起用于解释发明构思，附图被包括以提供对发明的进一步理解，并且附图被包含在本说明书中且构成本说明书的一部分。
图1是根据发明的原理构造的显示装置的示例性实施例的框图。
图2A和图2B是图1的显示装置的代表性像素的电路图。
图3是根据发明的原理构造的发射控制驱动器的示例性实施例的框图。
图4是在图3中示出的两个级的第一示例性实施例的电路图。
图5是示出在图4中示出的级的驱动方法的示例的示例性时序图。
图6是示出在图4中示出的第一级的刷新路径的框图。
图7是在图3中示出的两个级的第二示例性实施例的电路图。
图8是在图3中示出的两个级的第三示例性实施例的电路图。
具体实施方式
在以下的描述中，为了解释的目的，阐述了许多特定细节，以提供对发明的各种示例性实施例或实施方式的透彻理解。如在这里使用的“实施例”和“实施方式”是作为采用在这里公开的发明构思中的一个或更多个发明构思的装置或方法的非限制性示例的可互换的词语。然而，明显的是，各种示例性实施例可以在没有这些特定细节的情况下或者在具有一个或更多个等同布置的情况下实施。在其他情况下，公知的结构和装置以框图的形式示出以避免使各种示例性实施例不必要地模糊。此外，虽然各种示例性实施例可以是不同的，但不必是排他的。例如，在不脱离发明构思的情况下，示例性实施例的特定形状、构造和特性可以在另一示例性实施例中使用或实施。
除非另外说明，否则示出的示例性实施例将被理解为提供可以在实践中实施发明构思的一些方式的变化的细节的示例性特征。因此，除非另有说明，否则在不脱离发明构思的情况下，各种实施例的特征、组件、模块、层、膜、面板、区域和/或方面等(在下文中单独地或统一地被称为“元件”)可以另外组合、分离、互换和/或重新布置。
通常提供附图中的交叉影线和/或阴影的使用是为了使相邻元件之间的边界清楚。如此，除非说明，否则交叉影线或阴影的存在或不存在都不传达或指示对元件的具体材料、材料性质、尺寸、比例、图示元件之间的共性和/或任何其他特性、属性、性质等的任何偏好或要求。此外，在附图中，为了清楚和/或描述性目的，可以夸大元件的尺寸和相对尺寸。当可以不同地实施示例性实施例时，可以以不同于所描述的顺序来执行特定工艺顺序。例如，两个连续描述的工艺可以基本上同时执行或者以与描述的顺序相反的顺序执行。此外，同样的附图标记表示同样的元件。
当元件或层被称为“在”另一个元件或层“上”、“连接到”或“结合到”另一个元件或层时，该元件或层可以直接在所述另一个元件或层上、直接连接到或直接结合到所述另一个元件或层，或者可以存在中间元件或层。然而，当元件或层被称为“直接在”另一个元件或层“上”、“直接连接到”或“直接结合到”另一个元件或层时，不存在中间元件或层。为此，术语“连接”可以指在具有或不具有中间元件的情况下的物理连接、电连接和/或流体连接。此外，D1轴、D2轴和D3轴不限于直角坐标系的诸如x轴、y轴和z轴的三条轴，而是可以在更广泛的意义上解释。例如，D1轴、D2轴和D3轴可以彼此垂直，或者可以表示彼此不垂直的不同方向。为了本公开的目的，“X、Y和Z中的至少一个(种/者)”和“从由X、Y和Z组成的组中选择的至少一个(种/者)”可以被解释为仅X、仅Y、仅Z、或者X、Y和Z中的两个或更多个的任意组合，诸如，以XYZ、XYY、YZ和ZZ为例。如在这里使用的，术语“和/或”包括一个或更多个相关所列项的任何组合和所有组合。
尽管术语“第一”、“第二”等在这里可以用于描述各种类型的元件，但这些元件不应受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离公开的教导的情况下，下面讨论的第一元件可以被命名为第二元件。
出于描述的目的，可以在这里使用诸如“在……之下”、“在……下方”、“在……下面”、“下”、“在……上方”、“上”、“在……之上”、“更/较高”、“侧”(例如，如在“侧壁”中)等的空间相对术语，并由此描述如附图中所示的一个元件与另外的元件的关系。空间相对术语意图包括设备在使用、操作和/或制造中除了在附图中描绘的方位之外的不同方位。例如，如果翻转附图中的设备，则被描述为“在”其他元件或特征“下方”或“之下”的元件随后将被定向为“在”所述其他元件或特征“上方”。因此，示例性术语“在……下方”可以包含上方和下方两种方位。此外，设备可以被另外定向(例如，旋转90度或在其他方位处)，如此，相应地解释在这里使用的空间相对描述符。
这里使用的术语是为了描述具体实施例的目的，而不意图成为限制。除非上下文另外清楚地指出，否则如在这里使用的，单数形式“一个(种/者)”和“所述/该”也意图包括复数形式。此外，术语“包含”、“包括”及其变型用在本说明书中时，说明存在所陈述的特征、整数、步骤、操作、元件、组件和/或它们的组，但不排除存在或添加一个或更多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。还注意的是，如在这里使用的，术语“基本上”、“约”和其他类似术语被用作近似术语而不用作程度术语，并且如此被用来解释本领域普通技术人员将认识到的测量值、计算值和/或提供值的固有偏差。
除非另外限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本公开是其一部分的领域的普通技术人员所通常理解的含义相同的含义。术语(诸如在通用字典中定义的术语)应被解释为具有与相关领域的上下文中它们的含义一致的含义，而不应以理想化的或过于形式化的含义来进行解释，除非这里明确地如此定义。
图1是根据发明的原理构造的显示装置的示例性实施例的框图。图1示出了具有发光元件的发光显示装置作为显示装置1的示例性实施例，但是显示装置1不限于此。
参照图1，显示装置1包括显示单元10、用于驱动显示单元10的扫描驱动器20、发射控制驱动器30、数据驱动器40和时序控制器50。
显示单元10包括连接到扫描线S1至Sn、发射控制线E1至En和数据线D1至Dm的像素PXL。在示例性实施例中，术语“连接”可以包括电连接和/或物理连接。例如，像素PXL可以电连接到扫描线S1至Sn、发射控制线E1至En以及数据线D1至Dm。
像素PXL分别从扫描线S1至Sn、发射控制线E1至En和数据线D1至Dm接收扫描信号、发射控制信号和数据信号。另外，像素PXL还接收诸如第一像素电源ELVDD和第二像素电源ELVSS的驱动电源。
像素PXL在从扫描线S1至Sn供应扫描信号中的每个时从数据线D1至Dm接收数据信号中的每个，并且发射具有与数据信号对应的亮度的光。因此，在显示单元10中显示与每一帧的数据信号对应的图像。
每个像素PXL可以包括发光元件和用于驱动发光元件的像素电路。像素电路控制从第一像素电源ELVDD经由发光元件传导到第二像素电源ELVSS的与数据信号对应的驱动电流。
扫描驱动器20从时序控制器50接收扫描驱动控制信号SCS，并且响应于扫描驱动控制信号SCS将扫描信号供应到扫描线S1至Sn。例如，扫描驱动器20可以将扫描信号顺序地供应到扫描线S1至Sn。当扫描信号供应到扫描线S1至Sn时，响应于每个扫描信号以水平行为单位选择像素PXL。
扫描信号可以用来以水平行为单位选择像素PXL。例如，扫描信号可以具有在其电压下连接到数据线D1至Dm的每个像素PXL的晶体管可以导通的栅极导通电压(例如，低电压)，并且可以在每个水平时段被供应到设置在对应的水平行上的像素PXL。
接收扫描信号的像素PXL可以在扫描信号被供应的同时连接到数据线D1至Dm并且可以接收每个数据信号。也就是说，可以供应扫描信号以将数据信号传输到像素PXL。
发射控制驱动器30从时序控制器50接收发射驱动控制信号ECS，并响应于发射驱动控制信号ECS将发射控制信号供应到发射控制线E1至En。例如，发射控制驱动器30可以将发射控制信号顺序地供应到发射控制线E1至En。
发射控制信号可以用来以水平行为单位控制像素PXL的发射时段(例如，发射时间点和/或发射持续时间)。例如，发射控制信号可以具有在其电压下设置在每个像素PXL的电流路径上的至少一个晶体管可以截止的栅极截止电压(例如，高电压)。在这种情况下，接收发射控制信号的像素PXL可以在其中供应有发射控制信号的时段期间被设定为非发射状态，并且可以在其他时段期间被设定为发射状态。另一方面，当与黑色灰度对应的数据信号被供应到特定像素PXL时，即使不供应发射控制信号，像素PXL也可以响应于所述数据信号而保持非发射状态。
数据驱动器40从时序控制器50接收数据驱动控制信号DCS和图像数据RGB，并响应于数据驱动控制信号DCS和图像数据RGB将数据信号供应到数据线D1至Dm。供应到数据线D1至Dm的数据信号被供应到由扫描信号选择的像素PXL。为此，数据驱动器40可以将数据信号供应到数据线D1至Dm以与每个扫描信号同步。例如，对于每个水平时段，数据驱动器40可以将与对应的水平行的像素PXL对应的数据信号输出到数据线D1至Dm以与每个扫描信号同步。
时序控制器50从外部(例如，主机处理器)接收各种控制信号(例如，垂直/水平同步信号、主时钟信号等)，并且响应于控制信号产生扫描驱动控制信号SCS、发射驱动控制信号ECS和数据驱动控制信号DCS。扫描驱动控制信号SCS、发射驱动控制信号ECS和数据驱动控制信号DCS被分别供应到扫描驱动器20、发射控制驱动器30和数据驱动器40。
扫描驱动控制信号SCS包括起始脉冲和时钟信号。起始脉冲控制第一扫描信号(例如，供应到第一扫描线S1的扫描信号)的输出时序，时钟信号用于使起始脉冲移位。
发射驱动控制信号ECS包括起始脉冲和时钟信号。起始脉冲控制第一发射控制信号(例如，供应到第一发射控制线E1的发射控制信号)的输出时序，时钟信号用于使起始脉冲移位。
数据驱动控制信号DCS包括源起始脉冲和时钟信号。源起始脉冲控制数据的采样起始点，时钟信号用于控制采样操作。
另外，时序控制器50从外部接收输入图像数据，并且对输入图像数据重新排列以生成图像数据RGB。时序控制器50将图像数据RGB供应到数据驱动器40。
图2A和图2B是图1的显示装置的代表性像素的电路图。例如，图2A和图2B示出了可以设置在图1的显示单元10中的像素PXL的不同示例性实施例。像素PXL和PXL'可以设置在显示单元10的第i(i是自然数)水平行和第j(j是自然数)竖直列中，以连接到第i扫描线Si、第i发射控制线Ei和第j数据线Dj。根据示例性实施例，设置在图1的显示单元10中的像素PXL或PXL'可以具有彼此基本上相同的结构。在下文中，“第i扫描线Si”、“第i发射控制线Ei”和“第j数据线Dj”分别被称为“扫描线Si”、“发射控制线Ei”和“数据线Dj”。
参照图2A，根据示例性实施例的像素PXL包括发光元件EL和用于驱动发光元件EL的像素电路PXC。根据示例性实施例，发光元件EL可以连接在像素电路PXC与第二像素电源ELVSS之间，但是发光元件EL的位置不限于此。例如，在另一示例性实施例中，发光元件EL可以连接在第一像素电源ELVDD与像素电路PXC之间。
发光元件EL以正向方向连接在第一像素电源ELVDD与第二像素电源ELVSS之间。例如，发光元件EL的阳极可以经由像素电路PXC连接到第一像素电源ELVDD，并且发光元件EL的阴极可以连接到第二像素电源ELVSS。第一像素电源ELVDD和第二像素电源ELVSS可以具有允许发光元件EL发光的电势差。例如，第一像素电源ELVDD可以是高电势像素电源，第二像素电源ELVSS可以是具有比第一像素电源ELVDD低发光元件EL的阈值电压或更大的电压的电势的低电势像素电源。
像素电路PXC包括第一晶体管T1、第二晶体管T2、第三晶体管T3和存储电容器Cst。
第一晶体管T1连接在第一像素电源ELVDD与发光元件EL之间。例如，第一晶体管T1的第一电极(例如，源电极)可以连接到第一像素电源ELVDD，第一晶体管T1的第二电极(例如，漏电极)可以经由第三晶体管T3连接到发光元件EL的阳极。此外，第一晶体管T1的栅电极连接到第十节点N10。第一晶体管T1响应于第十节点N10的电压来控制从第一像素电源ELVDD经由第三晶体管T3和发光元件EL到第二像素电源ELVSS的驱动电流。
第二晶体管T2连接在数据线Dj与第十节点N10之间。例如，第二晶体管T2的第一电极(例如，源电极)可以连接到数据线Dj，第二晶体管T2的第二电极(例如，漏电极)可以连接到第十节点N10。第二晶体管T2的栅电极连接到扫描线Si。第二晶体管T2在扫描信号(例如，低电压的扫描信号)供应到扫描线Si时导通，以将数据信号从数据线Dj传输到第十节点N10。
第三晶体管T3连接在第一晶体管T1与发光元件EL之间。例如，第三晶体管T3的第一电极(例如，源电极)可以连接到第一晶体管T1的第二电极，第三晶体管T3的第二电极(例如，漏电极)可以连接到发光元件EL的阳极。第三晶体管T3的栅电极连接到发射控制线Ei。第三晶体管T3在发射控制信号(例如，高电压的发射控制信号)供应到发射控制线Ei时截止，并且在其他情况(例如，发射控制信号的供应停止并且发射控制线Ei的电压保持在栅极导通电压的情况)下导通。
当第三晶体管T3截止时，第一晶体管T1与发光元件EL之间的连接被切断，使得像素PXL中的电流路径被阻断且像素PXL不发光。当第三晶体管T3导通时，第一晶体管T1与发光元件EL彼此电连接，使得驱动电流通过其流过的电流路径可以形成在像素PXL中并且像素PXL可以发光。
存储电容器Cst连接在第一像素电源ELVDD与第十节点N10之间。存储电容器Cst充入与第十节点N10的电压对应的电压。
像素PXL的结构可以根据具体的示例性实施例进行各种改变。例如，像素电路PXC的结构可以改变为图2B中示出的另一示例性实施例。
参照图2B，像素PXL'包括发光元件EL和用于驱动发光元件EL的像素电路PXC'。像素电路PXC'包括第一晶体管T1至第七晶体管T7和存储电容器Cst。
发光元件EL的阳极经由第三晶体管T3连接到第一晶体管T1，发光元件EL的阴极连接到第二像素电源ELVSS。当从第一晶体管T1供应驱动电流时，发光元件EL产生与驱动电流的电流量对应的亮度的光。
第一晶体管T1的第一电极经由第四晶体管T4连接到第一像素电源ELVDD，第一晶体管T1的第二电极经由第三晶体管T3连接到发光元件EL的阳极。此外，第一晶体管T1的栅电极可以连接到第十节点N10。第一晶体管T1响应于第十节点N10的电压来控制从第一像素电源ELVDD经由发光元件EL流到第二像素电源ELVSS的驱动电流。
第二晶体管T2连接在数据线Dj与第一晶体管T1的第一电极之间。第二晶体管T2的栅电极连接到扫描线Si。第二晶体管T2在扫描信号供应到扫描线Si时导通并使数据线Dj连接到第一晶体管T1的第一电极。因此，当第二晶体管T2导通时，来自数据线Dj的数据信号可以被传输到第一晶体管T1的第一电极。另一方面，在第二晶体管T2通过扫描信号而导通的时段期间，第一晶体管T1通过第五晶体管T5以二极管连接的方式导通。因此，来自数据线Dj的数据信号可以经由第二晶体管T2、第一晶体管T1和第五晶体管T5传输到第十节点N10。于是，存储电容器Cst充入与数据信号的电压和第一晶体管T1的阈值电压对应的电压。
第三晶体管T3连接在第一晶体管T1与发光元件EL之间，并且第三晶体管T3的栅电极连接到发射控制线Ei。第三晶体管T3在发射控制信号供应到发射控制线Ei时截止，并且在其他情况下导通。
第四晶体管T4连接在第一像素电源ELVDD与第一晶体管T1之间。第四晶体管T4的栅电极连接到发射控制线Ei。第四晶体管T4在发射控制信号被供应到发射控制线Ei时截止，并且在其他情况下导通。
也就是说，第三晶体管T3和第四晶体管T4可以通过发射控制信号同时导通或同时截止。当第三晶体管T3和第四晶体管T4导通时，驱动电流可以通过其流动的电流路径形成在像素PXL'中。相反地，当第三晶体管T3和第四晶体管T4截止时，电流路径被阻断并且像素PXL'不发光。
第五晶体管T5连接在第一晶体管T1与第十节点N10之间。第五晶体管T5的栅电极连接到扫描线Si。第五晶体管T5在扫描信号供应到扫描线Si时导通，从而使第一晶体管T1的第二电极连接到第十节点N10。因此，当第五晶体管T5导通时，第一晶体管T1以二极管形式连接。
第六晶体管T6连接在第十节点N10与初始化电源Vint之间。第六晶体管T6的栅电极连接到前一扫描线(例如，第i-1扫描线Si-1)。第六晶体管T6在扫描信号供应到第i-1扫描线Si-1时导通，以利用初始化电源Vint的电压来使第十节点N10的电压初始化。
在示例性实施例中，第i-1扫描线Si-1被用作用于使栅极节点(即，第一晶体管T1的第十节点N10)初始化的初始化控制线，但是示例性实施例不限于此。例如，在另一示例性实施例中，诸如第i-2扫描线Si-2的另一控制线可以用作用于使第一晶体管T1的栅极节点初始化的初始化控制线。
初始化电源Vint的电压可以被设定为比数据信号的电压低的电压。也就是说，初始化电源Vint的电压可以被设定为等于或小于数据信号的最低电压。因此，当在当前帧的数据信号被传输到每个像素PXL'之前将由前一帧的数据信号充电的第十节点N10的电压初始化为数据信号的最低电压或更低的电压时，在其中扫描信号供应到扫描线Si的时段期间，第一晶体管T1以正向方向二极管连接，而与前一帧的数据信号无关。因此，当前帧的数据信号可以被稳定地传输到第十节点N10。
第七晶体管T7连接在初始化电源Vint与发光元件EL的阳极之间。第七晶体管T7的栅电极连接到第i+1扫描线Si+1。第七晶体管T7在扫描信号供应到第i+1扫描线Si+1时导通，以将发光元件EL的阳极的电压初始化为初始化电源Vint的电压。因此，像素PXL'可以呈现均匀的亮度特性。
在示例性实施例中，作为示例描述了其中连接到第七晶体管T7的栅电极的初始化控制线是第i+1扫描线Si+1的情况，但是示例性实施例不限于此。例如，在另一示例性实施例中，第七晶体管T7的栅电极可以连接到当前扫描线(即，扫描线Si(或另一控制线))。在这种情况下，当扫描信号供应到扫描线Si时，发光元件EL的阳极的电压可以被初始化为初始化电源Vint的电压。
存储电容器Cst连接在第一像素电源ELVDD与第十节点N10之间。存储电容器Cst充入与数据信号的电压和第一晶体管T1的阈值电压对应的电压。
另一方面，像素PXL和PXL'的结构不限于在图2A和图2B中示出的示例性实施例。例如，像素电路PXC和PXC'可以具有当前已知的各种结构。
图3是根据发明的原理构造的发射控制驱动器的示例性实施例的框图。为了便于描述，图3仅示出了四个级ST(例如，第一级ST1至第四级ST4)。根据示例性实施例，发射控制驱动器30可以包括依赖地连接到起始脉冲SSP的输入端子(例如，第一级ST1的第一输入端子101)的多个级ST(诸如第一级ST1至第四级ST4)。
参照图3，根据示例性实施例的发射控制驱动器30包括用于将多个发射控制信号分别供应到多条发射控制线Ei的多个级ST。级ST连接到发射控制线E1至E4中的至少一条，并且响应于至少一个时钟信号CLK(例如，第一时钟信号CLK1和第二时钟信号CLK2)而被驱动。例如，第一级ST1至第四级ST4分别连接到第一发射控制线E1至第四发射控制线E4，并且利用第一时钟信号CLK1和第二时钟信号CLK2产生发射控制信号。第一级ST1至第四级ST4可以将发射控制信号顺序地输出到第一发射控制线E1至第四发射控制线E4。根据示例性实施例，级ST可以具有基本上相同的电路结构。
级ST中的每个包括第一输入端子101、第二输入端子102、第三输入端子103和输出端子104。
第一输入端子101接收第一输入信号。根据示例性实施例，第一输入信号可以是起始脉冲SSP或前一级的输出信号(即，前一级的发射控制信号)。例如，第一级(在下文中，称为“第一级ST1”)可以通过第一输入端子101接收起始脉冲SSP，其他级ST可以通过第一输入端子101接收前一级的输出信号。
第二输入端子102和第三输入端子103分别接收第二输入信号和第三输入信号。根据示例性实施例，第k(k是奇数或偶数)级STk的第二输入信号和第三输入信号可以分别是第一时钟信号CLK1和第二时钟信号CLK2。第k+1级STk+1的第二输入信号和第三输入信号可以分别是第二时钟信号CLK2和第一时钟信号CLK1。例如，第k级STk分别通过第二输入端子102和第三输入端子103接收第一时钟信号CLK1和第二时钟信号CLK2，而第k+1级STk+1分别通过第二输入端子102和第三输入端子103接收第二时钟信号CLK2和第一时钟信号CLK1。
第一时钟信号CLK1和第二时钟信号CLK2可以交替地具有栅极导通电压。例如，第一时钟信号CLK1和第二时钟信号CLK2可以是具有相同的周期并且在相位上彼此不叠置的信号。例如，第二时钟信号CLK2可以是通过将第一时钟信号CLK1移位半个周期而获得的时钟信号。
另外，级ST利用第一电源VDD和第二电源VSS操作。第一电源VDD的电压可以被设定为栅极截止电压(例如，高电压)，第二电源VSS的电压可以被设定为栅极导通电压(例如，低电压)。在这种情况下，传输到输出端子104的第一电源VDD的电压可以用作用于防止像素PXL(或者像素PXL'，下文中的像素PXL同样可以指像素PXL')的发射的发射控制信号。
图4是在图3中示出的两个级的第一示例性实施例的电路图。根据示例性实施例，形成发射控制驱动器30的多个级ST可以具有基本上相同的电路结构。因此，图4仅示出了第一级ST1和第二级ST2作为级ST的代表。
参照图4，根据示例性实施例的级ST包括输入单元210、第一控制器220、第二控制器230和输出单元240。级ST利用分别通过第一输入端子101至第三输入端子103供应的第一输入信号至第三输入信号来产生发射控制信号，并且将产生的发射控制信号供应到输出端子104。例如，级ST可以通过利用通过第一输入端子101至第三输入端子103供应的起始脉冲SSP或前一级的输出信号、第一时钟信号CLK1和第二时钟信号CLK2中的一个以及第一时钟信号CLK1和第二时钟信号CLK2中的另一个来输出每个发射控制信号。
另外，级ST分别通过第一电源端子105和第二电源端子106连接到第一电源VDD和第二电源VSS。级ST可以通过使用供应到第一电源端子105和第二电源端子106的第一电源VDD和第二电源VSS的电压来控制输出端子104的电压。在下文中，为了便于描述，将集中于第一级ST1描述每个级ST的电路结构。
输入单元210响应于从第一输入端子101供应的第一输入信号和从第二输入端子102供应的第二输入信号来控制第一节点N1的电压和第二节点N2的电压。例如，输入单元210可以响应于从第一输入端子101供应的起始脉冲SSP和从第二输入端子102供应的第一时钟信号CLK1来控制第一节点N1的电压和第二节点N2的电压。为此，输入单元210包括第六晶体管M6至第八晶体管M8。
第六晶体管M6连接在第一输入端子101与第一节点N1之间。此外，第六晶体管M6的栅电极连接到第二输入端子102。第六晶体管M6在栅极导通电压(例如，低电压)的第一时钟信号CLK1供应到第二输入端子102时导通，以使第一输入端子101连接到第一节点N1。
第七晶体管M7连接在第二节点N2与第二输入端子102之间。此外，第七晶体管M7的栅电极连接到第一节点N1。第七晶体管M7响应于第一节点N1的电压而导通或截止。
第八晶体管M8连接在第二节点N2与第二电源VSS之间。此外，第八晶体管M8的栅电极连接到第二输入端子102。第八晶体管M8在从第二输入端子102供应栅极导通电压的第一时钟信号CLK1时导通，并且将第二电源VSS的电压供应到第二节点N2。
第一控制器220响应于从第三输入端子103供应的第三输入信号(例如，第二时钟信号CLK2)的电压和第二节点N2的电压来控制第三节点N3和第四节点N4的电压。为此，第一控制器220包括第一晶体管M1至第三晶体管M3、第九晶体管M9至第十一晶体管M11以及第一电容器C1和第二电容器C2。
第一晶体管M1和第二晶体管M2连接到第一电源VDD和第三节点N3。例如，第一晶体管M1和第二晶体管M2可以串联连接在第一电源VDD与第三节点N3之间。
第一晶体管M1和第二晶体管M2的栅电极连接到不同的节点。因此，第一晶体管M1和第二晶体管M2响应于施加到每个栅极节点的电压而导通或截止。例如，第一晶体管M1的栅电极可以连接到第二节点N2，第二晶体管M2的栅电极可以连接到第三输入端子103。
第一晶体管M1响应于第二节点N2的电压而导通或截止。例如，第一晶体管M1在栅极导通电压供应到第二节点N2时导通，以使第一电源VDD连接到第二晶体管M2。
第二晶体管M2响应于供应到第三输入端子103的第三输入信号的电压而导通或截止。例如，第二晶体管M2在栅极导通电压的第二时钟信号CLK2供应到第三输入端子103时导通，以使第一晶体管M1连接到第三节点N3。
第一晶体管M1和第二晶体管M2可以在其中栅极导通电压供应到第二节点N2和第三输入端子103两者的时段期间一起导通。当第一晶体管M1和第二晶体管M2一起导通时，第一电源VDD的电压传输到第三节点N3。然后，第五晶体管M5因第一电源VDD的电压而截止。
在示例性实施例中，第二晶体管M2直接连接到第三节点N3，而不经过其他电路元件。例如，第二晶体管M2的一个电极(例如，漏电极)直接连接到第三节点N3，而不经过第三晶体管M3等。因此，在显示装置1的驱动开始(例如，驱动电源(例如，第一电源VDD和第二电源VSS)和驱动信号(例如，起始脉冲SSP、第一时钟信号CLK1和第二时钟信号CLK2)开始被供应到级ST的时间点)时，第一电源VDD的电压可以迅速地传输到第三节点N3。因此，第五晶体管M5可以在显示装置1的驱动开始时稳定地保持处于截止状态。因此，能够防止第二电源VSS的电压在像素PXL的发射时段开始之前被传输到发射控制线Ei。
根据示例性实施例，能够防止在显示装置1的驱动开始时由于级ST内部的节点电压的不稳定而导致的像素PXL的异常发射。例如，能够通过将第一晶体管M1和第二晶体管M2直接连接在第一电源VDD与第三节点N3之间来防止像素PXL在显示装置1的驱动开始时非预期发光时的闪烁。
第三晶体管M3连接在第一节点N1与第三节点N3之间。此外，第三晶体管M3的栅电极连接到第二电源VSS。第三晶体管M3在其中供应有第二电源VSS的时段期间响应于第二电源VSS的电压而导通。例如，第一电源VDD和第二电源VSS可以在其中显示装置1被驱动的时段期间持续地供应到发射控制驱动器30，使得第三晶体管M3可以在其中发射控制驱动器30被驱动的时段期间持续地保持导通状态。例如，第三晶体管M3可以在其中级ST被驱动的时段期间始终保持导通状态，因此第三晶体管M3也可以被称为常通晶体管(AOT)。
通过将第三晶体管M3连接在第一节点N1与第三节点N3之间，可以限制第一节点N1的电压降宽度。因此，可以限制第六晶体管M6的源电极与漏电极之间的电压差。因此，发明的示例性实施例可以防止第六晶体管M6的特性改变，从而增强第六晶体管M6的可靠性。
第九晶体管M9连接在第二节点N2与第五节点N5之间。第九晶体管M9的栅电极连接到第二电源VSS。第九晶体管M9在其中供应有第二电源VSS的时段期间响应于第二电源VSS的电压而导通。例如，第一电源VDD和第二电源VSS在其中显示装置1被驱动的时段期间持续地供应到发射控制驱动器30，使得第九晶体管M9可以在其中发射控制驱动器30被驱动的时段期间持续地保持导通状态。例如，第九晶体管M9可以在其中级ST被驱动的时段期间始终保持导通状态，因此第九晶体管M9也可以被称为AOT。
通过将第九晶体管M9连接在第二节点N2与第五节点N5之间，可以限制第二节点N2的电压降宽度。因此，可以限制第七晶体管M7的源电极与漏电极之间的电压差以及第一晶体管M1的栅电极与源电极之间或者第一晶体管M1的栅电极与漏电极之间的电压差。因此，发明的示例性实施例可以防止第一晶体管M1和第七晶体管M7的特性改变，从而增强第一晶体管M1和第七晶体管M7的可靠性。
第十晶体管M10连接在第六节点N6与第四节点N4之间，第六节点N6连接到第二电容器C2的一个电极。此外，第十晶体管M10的栅电极连接到第三输入端子103。第十晶体管M10在从第三输入端子103供应栅极导通电压的第二时钟信号CLK2时导通，以使第六节点N6连接到第四节点N4。
第十一晶体管M11连接在第六节点N6与第三输入端子103之间。此外，第十一晶体管M11的栅电极连接到第五节点N5。第十一晶体管M11响应于第五节点N5的电压而导通或截止。
第一电容器C1连接在第三节点N3与第三输入端子103之间。第一电容器C1充入施加到第三节点N3的电压。另外，第一电容器C1响应于从第三输入端子103供应的第二时钟信号CLK2的电压来控制第三节点N3的电压。
第二电容器C2连接在第五节点N5与第六节点N6之间。当第二时钟信号CLK2传输到第六节点N6时，第二电容器C2响应于第二时钟信号CLK2的电压来控制第五节点N5的电压。
第二控制器230响应于第一节点N1的电压来控制第四节点N4的电压。为此，第二控制器230包括第十二晶体管M12和第三电容器C3。
第十二晶体管M12连接在第一电源VDD与第四节点N4之间。此外，第十二晶体管M12的栅电极连接到第一节点N1。第十二晶体管M12响应于第一节点N1的电压而导通或截止。在另一示例性实施例中，第十二晶体管M12的栅电极可以直接连接到第三节点N3。在这种情况下，第十二晶体管M12响应于第三节点N3的电压而导通或截止。
第三电容器C3连接在第一电源VDD与第四节点N4之间。第三电容器C3充入施加到第四节点N4的电压。另外，第三电容器C3保持第四节点N4的电压稳定。
输出单元240响应于第三节点N3的电压或第四节点N4的电压将第一电源VDD或第二电源VSS的电压供应到输出端子104。为此，输出单元240包括第四晶体管M4和第五晶体管M5。
第四晶体管M4连接在第一电源VDD与输出端子104之间。此外，第四晶体管M4的栅电极连接到第四节点N4。第四晶体管M4响应于第四节点N4的电压而导通或截止。当第四晶体管M4导通时，第一电源VDD的电压传输到输出端子104，并且第一电源VDD的电压被用作用于控制连接到发射控制线Ei中的每条(例如，第一发射控制线E1)的像素PXL(例如，设置在显示单元10的第一水平行中的像素PXL)的发射时段的发射控制信号。例如，在其中供应有与第一电源VDD的电压对应的发射控制信号的时段期间，像素PXL可以被设定为非发射状态。
第五晶体管M5连接在输出端子104与第二电源VSS之间。此外，第五晶体管M5的栅电极连接到第三节点N3。第五晶体管M5响应于第三节点N3的电压而导通或截止。当第五晶体管M5导通时，第二电源VSS的电压传输到输出端子104，使得像素PXL可以被设定为发射状态。
在第二级ST2中供应到第一输入端子101至第三输入端子103的第一输入信号至第三输入信号与在第一级ST1中供应到第一输入端子101至第三输入端子103的第一输入信号至第三输入信号不同，但是第二级ST2的电路结构和操作可以与第一级ST1的电路结构和操作基本上相同。例如，第二级ST2可以通过第一输入端子101至第三输入端子103分别接收第一级ST1的输出信号(供应到第一发射控制线E1的第一发射控制信号)、第二时钟信号CLK2和第一时钟信号CLK1，并且可以通过利用第一级ST1的输出信号、第二时钟信号CLK2和第一时钟信号CLK1来产生发射控制信号。在第二级ST2中产生的发射控制信号被供应到第二发射控制线E2。
级ST可以利用上述方法将发射控制信号顺序地输出到发射控制线Ei中的每条。第二级ST2和下一级ST中的每个的电路结构和操作可以与第一级ST1基本上相同。因此，将省略其详细描述以避免冗余。
图5是示出在图4中示出的级的驱动方法的示例的示例性时序图。为了便于描述，图5示出了第一级ST1的操作过程，并且其他级ST2、ST3和ST4也可以以基本上相同的方法操作。
参照图5，第一时钟信号CLK1和第二时钟信号CLK2在不同的时间点被供应为具有栅极导通电压。例如，第一时钟信号CLK1和第二时钟信号CLK2中的每个可以具有两个水平时段2H的周期，并且可以被供应为在不同的水平时段中具有栅极导通电压。例如，第二时钟信号CLK2可以是通过将第一时钟信号CLK1移位半个周期(即，一个水平时段1H)而获得的信号。
供应到第一级ST1的第一输入端子101的起始脉冲SSP可以与供应到第一级ST1的第二输入端子102的第一时钟信号CLK1的至少一个栅极导通电压时段叠置。类似地，供应到其他级ST的第一输入端子101的前一级的输出信号可以与供应到第二输入端子102的第一时钟信号CLK1或第二时钟信号CLK2的至少一个栅极导通电压时段叠置。
为此，起始脉冲SSP可以具有比第一时钟信号CLK1的宽度大的宽度(例如，与四个水平时段4H对应的宽度)。在这种情况下，供应到第二级ST2的第一输入端子101的第一发射控制信号也可以与供应到第二级ST2的第二输入端子102的第二时钟信号CLK2的至少一个栅极导通电压叠置。例如，供应到第二级ST2的第一输入端子101的第一发射控制信号可以具有与三个水平时段3H对应的宽度。
供应起始脉冲SSP(或前一级的输出信号)的表述指，可以向第一输入端子101供应栅极截止电压(例如，第一电源VDD的高电压)。不供应起始脉冲SSP的表述指，可以向第一输入端子101供应栅极导通电压(例如，第二电源VSS的低电压)。
下面将参照图4和图5描述第一级ST1的操作。首先，在第一时间点t1栅极导通电压(例如，低电压)的第一时钟信号CLK1供应到第二输入端子102。因此，第六晶体管M6和第八晶体管M8导通。
当第六晶体管M6导通时，第一输入端子101和第一节点N1彼此连接。此时，由于第三晶体管M3通过第二电源VSS的电压保持导通状态，所以第一输入端子101也经由第一节点N1和第三晶体管M3连接到第三节点N3。起始脉冲SSP在第一时间点t1不供应到第一输入端子101。也就是说，栅极导通电压可以施加到第一输入端子101，因此栅极导通电压(例如，第二电源VSS的低电压)可以供应到第一节点N1和第三节点N3。
当栅极导通电压供应到第一节点N1和第三节点N3时，第七晶体管M7、第五晶体管M5和第十二晶体管M12导通。
当第十二晶体管M12导通时，第一电源VDD的电压供应到第四节点N4，因此第四晶体管M4截止。此时，第三电容器C3被充入有与第四晶体管M4的截止电压对应的电压。
当第五晶体管M5导通时，第二电源VSS的电压供应到输出端子104。因此，第二电源VSS的电压(即，栅极导通电压)在第一发射控制线E1处输出。
当第七晶体管M7导通时，第一时钟信号CLK1供应到第二节点N2。这里，由于第九晶体管M9保持导通状态，所以第一时钟信号CLK1也经由第二节点N2供应到第五节点N5。
另一方面，当第八晶体管M8导通时，第二电源VSS的电压供应到第二节点N2和第五节点N5。这里，从第一时间点t1到第二时间点t2第一时钟信号CLK1的电压被设定为栅极导通电压(例如，第二电源VSS的电压)。因此，第二节点N2和第五节点N5的电压被稳定地设定为第二电源VSS的电压。
当第二节点N2和第五节点N5的电压被设定为第二电源VSS的电压时，第一晶体管M1和第十一晶体管M11导通。
当第十一晶体管M11导通时，从第三输入端子103供应的第二时钟信号CLK2被供应到第六节点N6。从第一时间点t1到第三时间点t3第二时钟信号CLK2的电压被设定为栅极截止电压(例如，第一电源VDD的电压)。因此，由于第十晶体管M10被设定为截止状态，所以无论第五节点N5和第六节点N6的电压如何，第四节点N4都保持第一电源VDD的电压。
当第一晶体管M1导通时，第一电源VDD的电压供应到第二晶体管M2。此时，第二晶体管M2因为第二时钟信号CLK2的栅极截止电压被设定为截止状态，因此第三节点N3保持低电压。
在第二时间点t2，第一时钟信号CLK1的电压改变为栅极截止电压(例如，高电压)。因此，第六晶体管M6和第八晶体管M8截止。此时，第三节点N3和第四节点N4通过第一电容器C1和第三电容器C3保持前一时段的电压。
当第三晶体管M3保持导通状态并且第三节点N3保持低电压时，第一节点N1的电压也保持处于低电压。因此，第七晶体管M7、第五晶体管M5和第十二晶体管M12保持导通状态。
当第七晶体管M7导通时，第一时钟信号CLK1的高电压供应到第二节点N2和第五节点N5。于是，第一晶体管M1和第十一晶体管M11截止。
当第十二晶体管M12导通时，第四节点N4的电压保持处于第一电源VDD的高电压。因此，第四晶体管M4保持截止状态。
当第五晶体管M5导通时，第二电源VSS的低电压传输到输出端子104。因此，第一发射控制线E1的电压保持处于低电压。
在第三时间点t3，第二时钟信号CLK2的电压改变为栅极导通电压(例如，低电压)。因此，第二晶体管M2和第十晶体管M10导通。
当第十晶体管M10导通时，第六节点N6连接到第四节点N4。此时，第四节点N4的电压保持处于第一电源VDD的高电压。
当第二晶体管M2导通时，第一晶体管M1的第二电极(例如，漏电极)连接到第三节点N3。此时，由于第一晶体管M1被设定为截止状态，所以第一电源VDD的电压不被供应到第一节点N1和第三节点N3。
另外，当第二时钟信号CLK2的电压改变为低电压时，通过第一电容器C1的结合作用(coupling action)，第三节点N3的电压降低为比第二电源VSS的电压低的电压。也就是说，如图5中所示，当第二时钟信号CLK2被供应为低电压时，第三节点N3具有比第二电源VSS的电压低的电压。于是，施加到第五晶体管M5的栅电极的电压降低为比第二电源VSS的电压低的电压，从而改善第五晶体管M5的驱动特性。
另一方面，第一节点N1通过第三晶体管M3基本上保持第二电源VSS的电压，而与第三节点N3的电压降无关。也就是说，由于第二电源VSS的电压施加到第三晶体管M3的栅电极，所以第一节点N1的电压基本上保持处于第二电源VSS的电压，而与第三节点N3的电压降无关。在这种情况下，使第六晶体管M6的源电极和漏电极之间的电压差最小化，从而防止第六晶体管M6的电特性被改变。
在第四时间点t4，开始供应栅极截止电压(例如，高电压的起始脉冲SSP)。在第四时间点t4，第一时钟信号CLK1的电压改变为栅极导通电压(例如，低电压)。因此，第六晶体管M6和第八晶体管M8导通。
当第六晶体管M6导通时，第一输入端子101连接到第一节点N1和第三节点N3。因此，起始脉冲SSP的高电压被供应到第一节点N1和第三节点N3，从而如图5中所示第一节点N1和第三节点N3两者具有相同的高电压。当第一节点N1和第三节点N3的电压被设定为高电压时，第七晶体管M7、第五晶体管M5和第十二晶体管M12截止。
当第八晶体管M8导通时，第二电源VSS的电压供应到第二节点N2和第五节点N5。因此，第一晶体管M1和第十一晶体管M11导通。
此时，由于第二晶体管M2处于截止状态，所以即使第一晶体管M1导通，第三节点N3的电压也不改变。
当第十一晶体管M11导通时，第六节点N6连接到第三输入端子103。此时，由于第十晶体管M10被设定为截止状态，所以第四节点N4的电压保持处于高电压。
在第五时间点t5，第二时钟信号CLK2的电压改变为栅极导通电压(例如，低电压)。因此，第二晶体管M2和第十晶体管M10导通。另外，在第五时间点t5，第二节点N2和第五节点N5的电压被设定为第二电源VSS的低电压，使得第一晶体管M1和第十一晶体管M11保持导通状态。
当第十晶体管M10和第十一晶体管M11导通时，第二时钟信号CLK2的低电压供应到第四节点N4。因此，如图5所示，第四节点N4具有低电压，使得第四晶体管M4导通。当第四晶体管M4导通时，第一电源VDD的电压供应到输出端子104。供应到输出端子104的第一电源VDD的电压作为第一发射控制信号被供应到第一发射控制线E1。
当第一晶体管M1和第二晶体管M2导通时，第一电源VDD的电压被供应到第一节点N1和第三节点N3。结果，第五晶体管M5和第七晶体管M7稳定地保持截止状态。
另一方面，当第二时钟信号CLK2的低电压供应到第六节点N6时，通过第二电容器C2的结合作用，第五节点N5的电压降低为比第二电源VSS的电压低的电压。也就是说，当第二时钟信号CLK2被供应为低电压时，第六节点N6具有比第二电源VSS的电压低的电压。于是，施加到第十一晶体管M11的栅电极的电压降低为比第二电源VSS的电压低的电压，从而改善第十一晶体管M11的驱动特性。
另外，第二节点N2的电压通过第九晶体管M9基本上保持第二电源VSS的电压，而与第五节点N5的电压无关。换言之，由于第二电源VSS的低电压施加到第九晶体管M9的栅电极，所以第二节点N2基本上保持第二电源VSS的电压，而与第五节点N5的电压降无关。在这种情况下，可以使第七晶体管M7的源电极与漏电极之间的电压差最小化，以防止第七晶体管M7的电特性被改变。另外，可以使第一晶体管M1的栅电极与源电极或漏电极之间的电压差最小化，以防止第一晶体管M1的电特性被改变。
在第六时间点t6，第一时钟信号CLK1的电压改变为低电压。因此，第六晶体管M6和第八晶体管M8导通。在第六时间点t6，停止起始脉冲SSP的供应，并且低电压可以施加到第一输入端子101。
当第六晶体管M6导通时，第一节点N1和第三节点N3连接到第一输入端子101。因此，低电压从第一输入端子101供应到第一节点N1和第三节点N3。当第一节点N1和第三节点N3被设定为低电压时，第七晶体管M7、第五晶体管M5和第十二晶体管M12导通。
当第七晶体管M7导通时，第一时钟信号CLK1的电压传输到第二节点N2和第五节点N5。
当第十二晶体管M12导通时，第一电源VDD的电压供应到第四节点N4。结果，第四晶体管M4截止。
当第五晶体管M5导通时，第二电源VSS的电压供应到输出端子104。供应到输出端子104的第二电源VSS的电压供应到第一发射控制线E1。因此，连接到第一发射控制线E1的像素PXL被设定为发射状态。
从第一级ST1的输出端子104接收第一发射控制信号的第二级ST2也可以在重复上述过程的同时向第二发射控制线E2供应第二发射控制信号。也就是说，根据示例性实施例的发射控制驱动器30的级ST可以在重复上述过程的同时将发射控制信号顺序地供应到发射控制线E1至En。
每个发射控制信号可以具有与起始脉冲SSP的宽度对应的宽度。例如，当起始脉冲SSP被供应为具有与四个水平时段4H对应的宽度时，具有与三个水平时段3H对应的宽度的发射控制信号可以以发射控制信号顺序地移位一个水平时段1H的方式输出到发射控制线E1至En。
因此，可以通过控制起始脉冲SSP的宽度来控制发射控制信号的宽度。然后，像素PXL的发射时段可以通过控制发射控制信号的宽度来控制。
图6是示出图4中示出的第一级的刷新路径的框图。为了便于描述，图6示出了第一级ST1的刷新过程，并且其他级ST也可以以基本上相同的方式被刷新。
参照图6，可以在显示装置1的驱动开始时通过向第三节点N3供应栅极截止电压来使第五晶体管M5保持处于截止状态。例如，在显示装置1的驱动开始时，可以在预定时间期间持续地供应高电压的起始脉冲SSP。因此，能够通过向像素PXL稳定地供应栅极截止电压的发射控制信号来防止像素PXL在每个发射时段之前非预期地发光。
具体地，在示例性实施例中，第二晶体管M2的一个电极直接连接到第三节点N3。因此，可以形成刷新路径，刷新路径在不经过可以用作电阻元件的第三晶体管M3的情况下经由第一晶体管M1和第二晶体管M2从第一电源VDD连接到第三节点N3。
在显示装置1的驱动开始(被设定为在像素PXL的实质驱动开始之前的时段)时，具有栅极截止电压(例如，高电压)的起始脉冲SSP施加到第一级ST1的第一输入端子101，具有栅极导通电压(例如，低电压)的第一时钟信号CLK1和第二时钟信号CLK2交替地供应到第一级ST1的第二输入端子102和第三输入端子103。
当低电压的第一时钟信号CLK1供应到第二输入端子102时，第六晶体管M6和第八晶体管M8导通。当第六晶体管M6导通时，高电压的起始脉冲SSP供应到第一节点N1。结果，第七晶体管M7和第十二晶体管M12截止。另一方面，高电压的起始脉冲SSP也在经过少许时间之后经由第三晶体管M3传输到第三节点N3，使得第五晶体管M5可以保持截止状态。
当第八晶体管M8导通时，第二电源VSS的电压供应到第二节点N2。因此，第一晶体管M1导通。
当在第一时钟信号CLK1和第二时钟信号CLK2的半个周期(例如，一个水平时段1H)之后从第三输入端子103供应低电压的第二时钟信号CLK2时，第二晶体管M2导通。因此，第一电源VDD的高电压迅速地传输到第三节点N3，同时形成从第一电源VDD经由第一晶体管M1和第二晶体管M2到第三节点N3的刷新路径。另外，第一电源VDD的高电压可以以相同的方法传输到其他级ST的第三节点N3。
根据上述示例性实施例，可以通过将刷新路径设定为不经过诸如第三晶体管M3的能够产生延迟的电路元件来提高刷新级ST的速度。因此，即使在其中级ST内部的节点电压不稳定的显示装置1的驱动开始时，栅极截止电压也迅速地传输到第三节点N3，使得可以防止第二电源VSS的电压被供应到发射控制线Ei。因此，根据示例性实施例，能够改善发射控制驱动器30的输出质量，并且防止由于像素PXL的发射引起的非预期的闪烁。
另一方面，当第二晶体管M2的一个电极经由第三晶体管M3连接到第三节点N3时，由第三晶体管M3引起的延迟会延迟栅极截止电压向第三节点N3的传输。此时，由于第一时钟信号CLK1和第二时钟信号CLK2的电压高速切换，所以当第三节点N3的电压尚未稳定并且第二时钟信号CLK2的栅极导通电压供应到第三输入端子103时，第五晶体管M5会被导通，同时第三节点N3的电压通过第一电容器C1的结合作用而降低。因此，第二电源VSS的电压上升，同时发射控制线Ei连接到第二电源VSS，并且第三晶体管M3的导通时间会进一步延迟。也就是说，当刷新路径被形成为经过第三晶体管M3时，第一电源VDD的电压被传输到第三节点N3的时间被延迟，并且会发生诸如其中像素PXL同时发光的闪烁的异常发射。另一方面，在示例性实施例中，第二晶体管M2可以直接连接到第三节点N3以防止像素PXL的异常发射。
图7是在图3中示出的两个级的第二示例性实施例的电路图，图8是在图3中示出的两个级的第三示例性实施例的电路图。例如，图7和图8示出了在图4中示出的级ST的另一示例性实施例。当描述图7和图8的示例性实施例时，与上述示例性实施例(例如，图4的示例性实施例)的组件相同或相似的组件由相同的附图标记表示，并且将省略其详细描述以避免冗余。
参照图7，形成每个级ST的至少一个晶体管可以由双重结构的晶体管形成。例如，第七晶体管M7可以被设置为串联连接在第二节点N2与第二输入端子102之间的多个第七晶体管M7_1和M7_2。第七晶体管M7_1和M7_2的栅电极共同连接到第一节点N1。
在上述示例性实施例中，形成多个第七晶体管M7_1和M7_2以使漏电流最小化，并且除了第七晶体管M7_1和M7_2之外的其余构造与图4的示例性实施例基本上相同。另外，图4和图7的示例性实施例的级ST的操作可以基本上彼此相同。
参照图8，可以改变形成每个级ST的至少一个晶体管的位置和/或连接结构。例如，级ST被形成为使得第十二晶体管M12的栅电极可以不经过第三晶体管M3而直接连接到第三节点N3。在这种情况下，第十二晶体管M12响应于第三节点N3的电压而导通或截止，并且除了其之外的其余构造和操作可以与图4的示例性实施例基本上相同。
尽管这里已经描述了某些示例性实施例和实施方式，但是根据该描述，其他实施例和修改将是明显的。因此，发明构思不限于这样的实施例，而是限于所附权利要求以及如对于本领域普通技术人员将明显的各种明显的修改和等同布置的更广的范围。

Claims (20)

1.一种在显示装置的发射控制驱动器中的级，所述级包括：
输入单元，响应于从第一输入端子供应的第一输入信号和从第二输入端子供应的第二输入信号来控制第一节点和第二节点的电压；
第一控制器，响应于从第三输入端子供应的第三输入信号的电压和所述第二节点的所述电压来控制第三节点和第四节点的电压；
第二控制器，响应于所述第一节点的所述电压来控制所述第四节点的所述电压；以及
输出单元，响应于所述第三节点的所述电压或所述第四节点的所述电压来向输出端子供应第一电源或第二电源的电压，
其中，所述第一控制器包括：第一晶体管和第二晶体管，连接在所述第一电源与所述第三节点之间；以及第三晶体管，连接在所述第一节点与所述第三节点之间，所述第三晶体管响应于所述第二电源的所述电压而导通。
2.根据权利要求1所述的级，其中，所述第二晶体管具有直接连接到所述第三节点而不经过所述第三晶体管的一个电极。
3.根据权利要求1所述的级，其中，所述第一晶体管具有连接到所述第二节点的栅电极，并且所述第二晶体管具有连接到所述第三输入端子的栅电极。
4.根据权利要求1所述的级，其中，所述第一控制器还包括连接在所述第三节点与所述第三输入端子之间的第一电容器。
5.根据权利要求1所述的级，其中，所述第一电源的所述电压被设定为栅极截止电压，并且
所述第二电源的所述电压被设定为栅极导通电压。
6.根据权利要求5所述的级，其中，
所述输出单元包括：
第四晶体管，连接在所述第一电源与所述输出端子之间，并且所述第四晶体管具有连接到所述第四节点的栅电极；以及
第五晶体管，连接在所述输出端子与所述第二电源之间，并且所述第五晶体管具有连接到所述第三节点的栅电极。
7.根据权利要求1所述的级，其中，
所述第一输入信号是起始脉冲或前一级的输出信号，并且
所述第二输入信号是第一时钟信号，并且所述第三输入信号是第二时钟信号。
8.根据权利要求7所述的级，其中，
所述第一时钟信号和所述第二时钟信号交替地具有栅极导通电压，并且
所述起始脉冲或所述前一级的所述输出信号被供应为与所述第一时钟信号的至少一个栅极导通电压时段叠置。
9.根据权利要求7所述的级，其中，
所述输入单元包括：
第六晶体管，连接在所述第一输入端子与所述第一节点之间，所述第六晶体管具有连接到所述第二输入端子的栅电极；
第七晶体管，连接在所述第二节点与所述第二输入端子之间，所述第七晶体管具有连接到所述第一节点的栅电极；以及
第八晶体管，连接在所述第二节点与所述第二电源之间，所述第八晶体管具有连接到所述第二输入端子的栅电极。
10.根据权利要求1所述的级，其中，
所述第一控制器还包括：
第九晶体管，连接在所述第二节点与第五节点之间，所述第九晶体管响应于所述第二电源的所述电压而导通；
第二电容器，连接在所述第五节点与第六节点之间；
第十晶体管，连接在所述第四节点与所述第六节点之间，所述第十晶体管具有连接到所述第三输入端子的栅电极；以及
第十一晶体管，连接在所述第六节点与所述第三输入端子之间，所述第十一晶体管具有连接到所述第五节点的栅电极。
11.根据权利要求1所述的级，其中，
所述第二控制器包括：
第十二晶体管，连接在所述第一电源与所述第四节点之间，所述第十二晶体管具有连接到所述第一节点或所述第三节点的栅电极；以及
第三电容器，连接在所述第一电源与所述第四节点之间。
12.一种显示装置，所述显示装置包括：
多个像素，连接到多条扫描线、多条数据线和多条发射控制线；
扫描驱动器，向所述多条扫描线供应扫描信号；
数据驱动器，向所述多条数据线供应数据信号；以及
发射控制驱动器，具有多个级，以向所述多条发射控制线供应发射控制信号，
其中，所述多个级中的每个包括：输入单元，响应于从第一输入端子供应的第一输入信号和从第二输入端子供应的第二输入信号来控制第一节点和第二节点的电压；第一控制器，响应于从第三输入端子供应的第三输入信号的电压和所述第二节点的所述电压来控制第三节点和第四节点的电压，并且包括连接在第一电源与所述第三节点之间的第一晶体管和第二晶体管以及连接在所述第一节点与所述第三节点之间的第三晶体管，所述第三晶体管响应于第二电源的电压而导通；第二控制器，响应于所述第一节点的所述电压来控制所述第四节点的所述电压；以及输出单元，响应于所述第三节点的所述电压或所述第四节点的所述电压来向输出端子供应所述第一电源的电压或所述第二电源的所述电压。
13.根据权利要求12所述的显示装置，其中，所述第二晶体管具有直接连接到所述第三节点而不经过所述第三晶体管的一个电极。
14.根据权利要求12所述的显示装置，其中，所述第一晶体管具有连接到所述第二节点的栅电极，并且
所述第二晶体管具有连接到所述第三输入端子的栅电极。
15.根据权利要求12所述的显示装置，其中，
所述第一控制器还包括连接在所述第三输入端子与所述第三节点之间的第一电容器。
16.根据权利要求12所述的显示装置，其中，
所述第一电源的所述电压被设定为栅极截止电压，并且
所述第二电源的所述电压被设定为栅极导通电压。
17.根据权利要求16所述的显示装置，其中，
所述输出单元包括：
第四晶体管，连接在所述第一电源与所述输出端子之间，所述第四晶体管具有连接到所述第四节点的栅电极；以及
第五晶体管，连接在所述输出端子与所述第二电源之间，并且所述第五晶体管具有连接到所述第三节点的栅电极。
18.根据权利要求12所述的显示装置，其中，
所述多个级包括通过所述第一输入端子来接收起始脉冲的第一级和通过所述第一输入端子来接收前一级的输出信号的其他级。
19.根据权利要求12所述的显示装置，其中，所述多个级包括：
奇数级，通过所述第二输入端子接收第一时钟信号并且通过所述第三输入端子接收第二时钟信号；以及
偶数级，通过所述第二输入端子接收所述第二时钟信号并且通过所述第三输入端子接收所述第一时钟信号。
20.根据权利要求19所述的显示装置，其中，所述第一时钟信号和所述第二时钟信号交替地具有栅极导通电压。
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