CN112054118B - 集成芯片及其形成方法 - Google Patents

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Abstract

本申请的各个实施例针对一种电阻式随机存取存储器(RRAM)单元，RRAM单元包括阻挡层以在RRAM单元的操作期间约束金属阳离子的移动。在一些实施例中，RRAM单元还包括底部电极、顶部电极、切换层和有源金属层。切换层、阻挡层和有源金属层堆叠在底部电极和顶部电极之间，并且阻挡层位于切换层和有源金属层之间。阻挡层是导电的，并且阻挡层的晶格常数小于有源金属层的晶格常数。本发明的实施例还涉及集成芯片及其形成方法。

Description

集成芯片及其形成方法
技术领域
本发明的实施例涉及集成芯片及其形成方法。
背景技术
许多现代电子器件包括非易失性存储器。非易失性存储器是能够在断电的情况下存储数据的电子存储器。下一代非易失性存储器的一些有前景的候选包括电阻式随机存取存储器(RRAM)。RRAM具有相对简单的结构，并且与互补金属氧化物半导体(CMOS)逻辑制造工艺兼容。
发明内容
本发明的实施例提供了一种集成芯片，包括：衬底；以及电阻式随机存取存储器(RRAM)单元，位于所述衬底上面，其中，所述电阻式随机存取存储器单元包括底部电极和顶部电极，并且还包括切换层、阻挡层以及堆叠在所述底部电极和所述顶部电极之间的有源金属层，其中，所述阻挡层是导电的并且位于所述切换层和所述有源金属层之间，并且其中，所述阻挡层的晶格常数小于所述有源金属层的晶格常数。
本发明的另一实施例提供了一种集成芯片，包括：底部电极；介电层，位于所述底部电极上面；阻挡层，位于所述介电层上面，其中，所述阻挡层包括钽；铝层，位于所述阻挡层上面；以及顶部电极，位于所述铝层上面；其中，所述底部电极和所述顶部电极、所述介电层、所述阻挡层和所述铝层限定存储器单元。
本发明的又一实施例提供了一种形成集成芯片的方法，包括：在导线上方沉积底部电极层，所述底部电极层电耦合到导线；在所述底部电极层上方沉积介电层；在所述介电层上方沉积导电阻挡层；在所述导电阻挡层上方沉积金属层，其中，所述金属层的密度小于所述导电阻挡层的密度；在所述金属层上方沉积顶部电极层，其中，相对于所述金属层，所述顶部电极层与氧的反应性低；以及图案化所述底部电极层和所述顶部电极层、所述介电层、所述导电阻挡层和所述金属层以形成存储器单元。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了包括阻挡层的电阻式随机存取存储器(RRAM)单元的一些实施例的截面图。
图2A和图2B示出了在分别溶解金属丝和形成金属丝时的图1的RRAM单元的一些实施例的截面图。
图3示出了图1的RRAM单元的一些实施例的截面图，其中，阻挡层是多层膜。
图4A至图4F示出了图1的RRAM单元的各个实施例的截面图，其中，RRAM单元位于集成电路芯片的互连结构中。
图5A和图5B示出了RRAM单元的一些实施例的截面图，其中，RRAM单元包括单独的阻挡层并且与单独的单晶体管单电阻器(1T1R)单元集成。
图6示出了图5A和图5B的集成电路芯片的一些实施例的顶视图。
图7至图17示出了用于形成RRAM单元的方法的一些实施例的截面图，RRAM单元包括单独的阻挡层并且与1T1R单元集成。
图18示出了图7至图17的方法的一些实施例的框图。
图19至图23示出了图7至图17的方法的一些可选实施例的一系列截面图，其中该方法是用图4F中的RRAM单元实施例执行的。
图24示出了图19至图23的方法的一些实施例的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考数字和/或字母。该重复是为了简单的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
在一些实施例中，电阻式随机存取存储器(RRAM)单元包括底部电极、位于底部电极上面的切换层、位于切换层上面的有源金属层以及位于有源金属层上面的顶部电极层。在RRAM单元的形成期间，具有正极性的形成电压从顶部电极施加到底部电极。形成电压引起有源金属层中的金属的氧化，因此导致金属阳离子。此外，来自形成电压的电场使金属阳离子向底部电极迁移。从底部电极开始，金属阳离子被还原以逐渐生长从底部电极延伸到顶部电极的金属丝。在RRAM单元的操作期间，从顶部电极向底部电极施加具有负极性的复位电压和具有正极性的设定电压，以分别将切换层复位为高电阻状态(HRS)以及将切换层设定为低电阻状态(LRS)。复位电压使前述的形成过程反向以部分溶解金属丝，而设定电压根据前述的形成过程使金属丝重新形成。
在其中有源金属层是铝或包括铝的至少实施例中，耐久性可能较差。HRS和LRS之间的电阻差将随着越来越多的设定/复位周期而降低，直到HRS和LRS基本相同为止。这种降低的原因是，过渡到LRS时进入切换层的金属阳离子比过渡到HRS时离开切换层的金属阳离子更多。随着时间的流逝，这会堆积金属丝，并且在预定的时序约束和/或预定的工作电压范围内过渡到HRS变得越来越困难。结果，HRS和LRS最终变得基本相同，并且RRAM单元最终发生故障。
本申请的各种实施例针对包括阻挡层的RRAM单元，以在RRAM单元的操作期间约束金属阳离子的运动。在一些实施例中，RRAM单元还包括底部电极、切换层、有源金属层和顶部电极。切换层、阻挡层和有源金属层堆叠在底部电极和顶部电极之间。阻挡层位于切换层上面，并且有源金属层位于切换层上面。此外，阻挡层配置为减慢金属离子从有源金属层穿过阻挡层的移动，同时从HRS切换到LRS。例如，阻挡层的晶格常数可以小于有源金属层的晶格常数。作为另一示例，阻挡层的密度可以大于有源金属层的密度。
通过在切换层和有源金属层之间布置阻挡层，可以提高切换循环可靠性(即，耐久性)。例如，在有源金属层是铝或包含铝的情况下，钽或氮化钽阻挡层可以在过渡到LRS时减少进入切换层的金属阳离子的数量。然而，其他材料也是可以的。通过减少进入切换层的金属阳离子的数量，金属丝随时间的积累较慢，因此提高了切换循环的可靠性(即耐久性)。
另外，通过在切换层和有源金属层之间布置阻挡层，可以减小形成电压、设定电压和复位电压。例如，在阻挡层包括钽或氮化钛并且切换层包括氮或氧的情况下，钽或氮化钽可以迁移到切换层并且可以与氮或氧反应。然而，其他材料也是可以的。迁移和反应可能会增加泄漏，因此可能会减小形成电压、设定电压和复位电压。例如，形成电压可以降减小约30％或一些其他合适的百分比。通过减小形成电压、设定电压和复位电压，可以降低功耗。此外，可以减少形成故障位的数量。
参考图1，提供了包括阻挡层104的RRAM单元102的一些实施例的截面图100。如在下文中更详细地讨论的，阻挡层104在RRAM单元102的设定和复位操作期间约束金属阳离子(未示出)的运动，以增强RRAM单元102的耐久性。例如，RRAM单元102可以与集成电路(IC)芯片中的其他器件集成和/或例如可以是阳离子型RRAM单元或一些其他合适类型的RRAM单元。注意，阳离子型RRAM单元有时被称为可编程金属化单元(PMC)或导电桥接随机存取存储器(CBRAM)单元。
底部电极106、顶部电极108、切换层110和有源金属层112与阻挡层104堆叠以限定RRAM单元102。切换层110位于底部电极106上面，并且阻挡层104位于切换层110上面。此外，有源金属层112位于阻挡层104上面，并且顶部电极108位于有源金属层112上面。在一些实施例中，阻挡层104是或包括钽或氮化钽，并且有源金属层112是铝或包括铝。然而，其他材料也是可以的。例如，有源金属层112可以是铜、银或一些其他合适的金属。
在RRAM单元102的操作期间，重复形成并溶解切换层110中的金属丝114。在形成金属丝114时，有源金属层112氧化以形成金属阳离子。此外，金属阳离子通过阻挡层104迁移到切换层110并还原成限定金属丝114的金属原子116。在溶解金属丝114时，金属丝114氧化形成金属阳离子。此外，金属阳离子穿过阻挡层104迁移到有源金属层112并还原成有源金属层112。形成和溶解金属丝114可以例如分别将RRAM单元102改变至LRS和HRS。
通过将阻挡层104布置在切换层和有源金属层110、112之间，可以提高切换循环可靠性(即，耐久性)。例如，阻挡层104可以在过渡到LRS时减少进入切换层110的铝阳离子的数量。换句话说，阻挡层104在过渡到LRS时，减慢了铝阳离子进入切换层110的速度(相对于没有阻挡层的相同RRAM单元)。通过减少进入切换层110的金属阳离子的数量，金属丝114随时间的积累较慢，因此提高了切换循环可靠性(即耐久性)。另外，通过在切换层和有源金属层110、112之间布置阻挡层104，可以减小形成电压、设定电压和复位电压。例如，来自阻挡层104的材料可以迁移到切换层110并且可以与切换层110反应。迁移和反应可以增加泄漏，并且因此可以减小形成电压、设定电压和复位电压。这进而可以减少功耗和形成故障位的数量。
底部电极106、顶部电极108以及有源金属层112是导电的。然而，底部电极和顶部电极106、108与有源金属层112相比在电化学上是惰性的。换句话说，与底部电极和顶部电极106、108相比，有源金属层112在电化学上是活性的。结果，与有源金属层112相比，底部电极和顶部电极106、108与氧的反应性低，因此依赖于氧化的能量要大于有源金属层112。例如，底部电极106和顶部电极108可依赖于5或更大的电子伏特(eV)来氧化，而有源金属层112可以依赖3或更小的eV来氧化。然而，其他eV值也是可以的。
在一些实施例中，底部电极106和顶部电极108是或包括氮化钛、氮化钽、一些其他合适的导电材料或前述的任意组合。此外，在一些实施例中，底部电极106和顶部电极108是或包括铂和/或一些其他合适的贵金属。在一些实施例中，底部电极106和顶部电极108具有约1-10纳米(nm)、约1-5nm或约5-10nm的电极厚度Te。然而，其他厚度也是可以的。在一些实施例中，电极厚度Te相同。在其他实施例中，电极厚度Te是不同的。在一些实施例中，有源金属层112是或包括铝和/或一些其他合适的金属。在一些实施例中，有源金属层112具有约10-500nm、约10-255nm或约255-500nm的有源金属厚度Tam。然而，其他厚度也是可以的。如果有源金属层112太薄(例如，小于约10nm或一些其他合适的值)，则有源金属层112可能不能充分地提供切换层110中的金属丝。如果有源金属层112太厚(例如，大于约500nm或其他合适的值)，则有源金属层112上的电压降可能较高，因此可靠性可能较差。额外地或可选地，如果有源金属层112太厚(例如，大于约500nm或某个其他合适的值)，则有源金属层112可能使得与现有工艺的集成更加困难。
切换层110和阻挡层104分别是介电的和导电的。此外，切换层110和阻挡层104分别是用于由有源金属层112的氧化产生的金属阳离子的电解质和阻挡件。例如，在有源金属层112是铝或包含铝的情况下，切换层110和阻挡层104分别是用于由有源金属层112的氧化所产生的铝阳离子的电解质和阻挡件。
在一些实施例中，切换层110是或包括氧化硅(例如，SiO2)、氧化铪(例如，HfO2)、氮化硅(例如，SiNx)、氧化铝(例如，Al2O3)、氧化锆(例如，ZrO2)、一些其他合适的电介质或前述的任意组合。在一些实施例中，切换层110具有约1-50nm、约1-25nm或约25-50nm的切换厚度Ts。然而，其他厚度也是可以的。
在一些实施例中，阻挡层104具有比有源金属层112更小的晶格常数和/或更大的密度，因此来自有源金属层112的金属阳离子更难以扩散或移动穿过阻挡层104。例如，有源金属层112的密度可以小于约5克/立方厘米(g/cm3)(例如，约2.7g/cm3或一些其他合适的值)，而阻挡层104的密度可以大于约10g/cm3(例如，约16.69g/cm3、约13.7g/cm3或一些其他合适的值)。作为另一示例，有源金属层112可具有大于约385的晶格常数(例如，约404.95或某个其他合适的值)，而阻挡层104可具有小于约350的晶格常数(例如，约330.13或其他一些合适的值)。然而，其他密度值和晶格常数值也是可以的。通过使金属阳离子更难移动穿过阻挡层104，相对于没有阻挡层104的相同RRAM单元，金属阳离子穿过阻挡层104的移动速率降低。在一些实施例中，阻挡层104是或包括钽、氮化钽、一些其他合适的阻挡材料或前述的任意组合。
在一些实施例中，阻挡层104具有约1-10nm、约1-5nm或约5-10nm的阻挡厚度Tb。然而，其他厚度也是可以的。如果阻挡层104太薄(例如，小于约1nm或其他合适的值)，则阻挡层104可能无法减慢金属阳离子迁移通过阻挡层104，因此可能无法增强RRAM单元102的耐久性。另一方面，如果阻挡层104太厚(例如，大于10nm或一些其他合适的值)，则阻挡层104可能完全阻挡或过度减慢金属阳离子迁移通过阻挡层104，从而防止在LRS和HRS之间切换和/或改变RRAM单元102的操作。例如，RRAM单元102可以从阳离子型RRAM变为缺陷型RRAM，因此可以具有不同的电特性和性能特性。作为另一个示例，形成电压可能过高，从而增加了功耗和故障的可能性。额外地或可选地，如果阻挡层104太厚(例如10nm或一些其他合适的值)，则阻挡层104可能使得与现有工艺的集成更加困难。在一些实施例中，阻挡厚度Tb与有源金属厚度Tam的比率是约1：1-500、约1：1-250、约1：250-500或一些其他合适的比率。此外，在一些实施例中，阻挡厚度Tb与切换厚度Ts的比率是约1：0.1-50、约1：0.1-25、约1：0.5-50或一些其他合适的比率。在一些实施例中，阻挡层104的总厚度变化(TTV)小于约1埃、2埃或一些其他合适的值。TTV是阻挡厚度Tb的最大值和阻挡厚度Tb的最小值之间的差。如果TTV太大(例如，大于约2埃或一些其他合适的值)，则RRAM单元102的电场均匀性可能较低。这进而可能会降低RRAM单元102的批量制造良率和/或可能降低RRAM单元102的性能。额外地或者可选地，如果TTV太大(例如，大于约2埃或一些其他合适的值)，则阻挡层104的部分可能太薄(例如，小于约1nm或一些其他合适的值)。如上所述，如果阻挡层104太薄，则阻挡层104可能无法减慢金属阳离子迁移通过阻挡层104。
参考图2A，提供了在将RRAM单元102复位为HRS时的RRAM单元102的一些实施例的截面图200A。从顶部电极108向底部电极106施加负极性的复位电压。例如，在顶部电极108接地的同时，对底部电极106施加正电压。复位电压引起金属丝114的氧化，该氧化从金属丝114的顶部开始并向金属丝114的底部延伸。随着氧化的进行，金属丝114的金属原子116被转化为金属阳离子202。此外，由复位电压产生的电场使金属阳离子202穿过阻挡层104迁移到有源金属层112，并还原成有源金属层112的金属原子。因此，金属丝114随着时间的流逝在阻挡层104处开始溶解并且延伸到底部电极106。
参考图2B，提供了在将RRAM单元设定为LRS时的RRAM单元102的一些实施例的截面图200B。从顶部电极108向底部电极106施加具有正极性的设定电压。例如，在底部电极106接地时，对顶部电极108施加正电压。设定电压引起有源金属层112的氧化，并因此将有源金属层112的金属原子转化为金属阳离子202。此外，由设定电压产生的电场使金属阳离子202穿过阻挡层104向底部电极106迁移，并还原成限定金属丝114的金属原子116。如果存在，金属阳离子202在金属丝114的顶部处还原成金属原子116，并且如果不存在金属丝114，则在底部电极106的顶部处还原成金属原子116。因此，金属丝114随时间生长，从底部电极106开始并延伸到阻挡层104。
在一些实施例中，在图2B的设定期间，包括阻挡层104减少了迁移到切换层110中的金属阳离子202的数量，和/或降低了迁移到切换层110中的迁移速率。例如，当阻挡层104是或包括钽或氮化钽并且有源金属层112是或包括铝时，可以产生这样的实施例。然而，其他材料也是可以的。通过减少迁移到切换层110中的金属阳离子202的数量，金属丝114可以更薄并且可以增强耐久性。
在图2B的设定期间迁移到切换层110中的金属阳离子202的数量可以大于在图2A的复位期间迁移出切换层110的金属阳离子202的数量。随着时间的流逝，这可能导致LRS中的金属丝114的扩大，从而在预定的时序约束和/或预定的工作电压内过渡到HRS变得越来越困难。由于金属丝的这种扩大，HRS和LRS最终会聚并且RRAM单元102最终发生故障。包括阻挡层104减少迁移到切换层110中和迁移出切换层110的金属阳离子202的数量，从而增加故障之前的时间，并且因此增加RRAM单元102的耐久性。
参考图3，提供了图1的RRAM单元102的一些实施例的截面图300，其中，阻挡层104是多层膜。在一些实施例中，阻挡层104包括下部阻挡层104l和位于下部阻挡层104l上面的上部阻挡层104u。下部阻挡层104l可以例如是或包括钽，而上部阻挡层104u可以例如是或包括氮化钽，反之亦然。然而，其他材料也是可以的。
参考图4A，提供了图1的RRAM单元102的一些实施例的截面图400A，其中RRAM单元102位于集成电路芯片的互连结构402中，并且RRAM单元102的底部电极106具有T形轮廓。RRAM单元102位于顶部电极线404t和顶部电极通孔406t下面，并且进一步位于底部电极线404b上面。
顶部电极通孔406t从顶部电极线404t向下延伸到顶部电极108。在一些实施例中(如图所示)，顶部电极通孔406t延伸穿过顶部电极108顶部的硬掩模408。在可选实施例中，省略硬掩模408。硬掩模408可以是或包括例如氮化硅和/或一些其他合适的电介质。在一些实施例中，顶部电极通孔406t和顶部电极线404t是不同的材料和/或彼此独立。在可选实施例中，顶部电极通孔406t和顶部电极线404t是相同的材料和/或集成在一起。顶部电极线404t、底部电极线404b和顶部电极通孔406t可以是或包括例如铜、铝铜、一些其他合适的金属或前述的任意组合。
底部电极106向下突出至底部电极线404b，从而限定了底部电极通孔410并且将底部电极106电耦合至底部电极线404b。底部电极106包括底部电极体106b和覆盖底部电极体106b的下侧的底部电极衬垫106l。在一些实施例中，底部电极衬垫106l是粘附层，以增强形成底部电极体106b的层的沉积。此外，在一些实施例中，底部电极衬垫106l是扩散阻挡件，以防止底部电极线404b的材料扩散到底部电极体106b。底部电极衬垫106l可以是或包括例如氮化钽、氮化钛、钽、一些其他合适的材料或前述的任意组合。底部电极体106b可以是或包括例如铂和/或一些其他合适的导电材料。
在可选实施例中，省略了底部电极衬垫106l。在这样的可选实施例中，底部电极106可以是整个底部电极106中的单一导电材料。例如，底部电极106可以是或包括氮化钽、氮化钛、一些其他合适的导电材料或前述的任意组合。当使用化学机械抛光(CMP)形成底部电极106时，由单一导电材料形成底部电极106改善了沿着底部电极106的顶面的平坦度，这是因为底部电极106始终具有单一硬度，因此具有单一去除率。这进而改善了RRAM单元102的电场均匀性。
介电结构围绕RRAM单元102以及顶部电极线404t、顶部电极通孔406t和底部电极线404b。介电结构包括沿着顶部电极108的顶面的硬掩模408，并且还包括位于RRAM单元102的侧壁上的侧壁间隔件结构412。侧壁间隔件结构412位于RRAM单元102的相对侧上，并且可以是或包括例如氮化硅和/或一些其他合适的电介质。在一些实施例中，硬掩模408和侧壁间隔件结构412是或包括相同的材料。另外，介电结构包括多个金属间介电(IMD)层414、通孔介电层416、蚀刻停止层418和IMD衬垫420。
IMD层414分别围绕底部电极线404b和顶部电极线404t，并且通孔介电层416、蚀刻停止层418和IMD衬垫420堆叠在IMD层414之间。通孔介电层416围绕底部电极通孔410，位于RRAM单元102和底部电极线404b之间。蚀刻停止层418覆盖通孔介电层416，并沿着侧壁间隔件结构412和硬掩模408包裹在RRAM单元102的顶部周围。IMD衬垫420衬里蚀刻停止层418的顶部并且将蚀刻停止层418与相邻的IMD层414分隔开。IMD层414可以是或包括例如极低k电介质和/或一些其他合适的电介质。蚀刻停止层418和/或通孔介电层416可以是或包括例如碳化硅和/或一些其他合适的电介质。IMD衬垫420可以是或包括例如正硅酸乙酯(TEOS)氧化物和/或一些其他合适的电介质。
参考图4B，提供了图4A的RRAM单元102的一些可选实施例的截面图400B，其中，侧壁间隔件结构412位于阻挡层104上面。此外，侧壁间隔件结构412分别衬里有源金属层112和顶部电极108的侧壁，但不分别衬里阻挡层104、切换层110和底部电极106的侧壁。
参考图4C，提供了图4B的RRAM单元102的一些可选实施例的截面图400C，其中，侧壁间隔件结构412还衬里阻挡层104的侧壁。
参考图4D，提供了图4A的RRAM单元102的一些可选实施例的截面图400D，其中RRAM单元102在底部电极通孔410处缩进并且没有底部电极衬垫106l(见图4A)。在可选实施例中，RRAM单元102还包括位于底部电极通孔410处的底部电极衬垫106l。
参考图4E，提供了图4A的RRAM单元102的一些可选实施例的截面图400E，其中省略了底部电极通孔410，并且RRAM单元102直接位于底部电极线404b上。此外，底部和顶部电极106、108、阻挡层104、切换层110和有源金属层112具有U形轮廓，并且省略了图4A中的几个部件。在这些被省略的部件中，是侧壁间隔件结构412、硬掩模408、蚀刻停止层418和IMD衬垫420。如下所示，可以利用单个光刻/蚀刻工艺形成RRAM单元102，从而降低了成本。在可选实施例中，底部和顶部电极106、108、阻挡层104、切换层110和有源金属层112具有V形轮廓或一些其他合适的轮廓。
参考图4F，提供了图4A的RRAM单元102的一些可选实施例的截面图400F，其中底部电极衬里106l的顶面相对于通孔介电层416的顶面凹进距离D。如以下所见，使底部电极衬垫106l的顶面凹进可以允许底部电极106的顶面处的平坦度增加，并且因此可以允许RRAM单元102的电场均匀性增加。
虽然使用图1中的RRAM单元102的实施例来说明图4A至图4F，可以可选地使用图3中的RRAM单元102的实施例。也就是说，图4A至图4F的阻挡层104可以是如图3所示的多层膜。
参考图5A，提供了RRAM单元102的一些实施例的截面图500A，其中RRAM单元102包括单独的阻挡层104，并且与集成电路芯片中的单独的单晶体管单电阻器(1T1R)单元502集成在一起。例如，RRAM单元102可以各自与图4A中示出和描述的相对应。1T1R单元502包括单独的漏极区域504和单独的漏极侧导电路径506。
漏极区域504是衬底508的掺杂区域，并且具有与衬底508的块体508b相反的掺杂类型。例如，漏极区域504可以是N型，并且衬底508的块体508b可以是P型，反之亦然。在可选实施例中，漏极区域504位于衬底508的阱区域(未示出)上，并且具有与阱区域相反的掺杂类型。此外，漏极区域504通过沟槽隔离结构510彼此电隔离，并且部分地限定用于单独选择RRAM单元102的存取晶体管512(部分示出)。沟槽隔离结构510延伸到衬底508的顶部，并且包括氧化硅和/或一些其他合适的介电材料。沟槽隔离结构510可以例如是浅沟槽隔离(STI)结构或一些其他合适的沟槽隔离结构。衬底508可以例如是块状硅衬底、绝缘体上硅(SOI)衬底或一些其他合适的半导体衬底。
漏极侧导电路径506将漏极区域504电耦合至RRAM单元102的底部电极106。此外，漏极侧导电路径506由包括多条线404和多个通孔406的互连结构402限定。多条线404包括顶部电极线404t和底部电极线404b。在一些实施例中，顶部电极线404t对应于由其他RRAM单元(未示出)共享的位线BL。多个通孔406包括顶部电极通孔406t，并且最接近衬底508的通孔406的层级位于层间介电(ILD)层514中。线404和通孔406可以是或包括例如铜、铝、铝铜、钛、钨、氮化钛、一些其他合适的导电材料或前述的任意组合。
1T1R单元502的一侧的外周区域516容纳外周器件518(部分示出)。外周器件518可以例如是金属氧化物半导体场效应晶体管(MOSFET)或一些其他合适的半导体器件。此外，外周器件518可以例如是外周区域516处的许多其他外周器件中的一个(未示出)。外周器件518包括位于衬底508中的一对源极/漏极区域520(仅示出其中一个)，并且还包括位于源极/漏极区域520之间的栅极结构(未示出)。源极/漏极区域520是衬底508中的掺杂区域，并且具有与衬底508的块体508b相反的掺杂类型。在可选实施例中，源极/漏极区域520位于衬底508的阱区域(未示出)上，并且具有与阱区域相反的掺杂类型。
参考图5B，提供了图5A的集成电路芯片的一些实施例的截面图500B，沿着与图5A的截面图500A所沿的轴线正交的轴线截取。1T1R单元502包括单独的RRAM单元102、单独的漏极侧导电路径506、单独的存取晶体管512和单独的源极侧导电路径522。例如，RRAM单元102可以各自与图4A中示出和描述的对应物相同。
存取晶体管512位于衬底508上，位于衬底508与互连结构402之间。此外，存取晶体管512通过沟槽隔离结构510彼此电隔离。存取晶体管512包括单独的漏极区域504、单独的源极区域524、单独的栅极介电层526和单独的栅电极528。栅电极528分别位于栅极介电层526上面并限定字线WL。漏极和源极区域504、524是衬底508的掺杂区域，并且具有与衬底508的块体508b相反的掺杂类型。在可选实施例中，漏极和源极区域504、524位于衬底508的阱区域(未示出)上，并且具有与阱区域相反的掺杂类型。漏极区域504分别与栅电极528的漏极侧交界，并且源极区域524分别与栅电极528的源极侧交界。
漏极侧导电路径506将漏极区域504电耦合至RRAM单元102的底部电极106，并且源极侧导电路径522将源极区域524电耦合至源极线SL。漏极侧和源极侧导电路径506、522由互连结构402中的多条线404和多个通孔406限定。
虽然使用图4A中的RRAM单元实施例示出了图5A和图5B，但是可以可选地使用图1、图3和图4B至图4F中的任一个中的RRAM单元实施例。例如，图5A和图5B的RRAM单元102可以的每个可以如图4B中所示，并且因此可以具有位于阻挡层104上面的单独的侧壁间隔件结构412。
参考图6，提供了图5A和图5B的集成电路芯片的一些实施例的顶部布局600。图5A和图5B的截面图500A、500B可以例如分别沿着线A和B或其他合适的位置截取。集成电路芯片包括在多行和多列中的多个RRAM单元102，从而限定了RRAM阵列602。RRAM单元102可以例如如图1、图3、图4A至图4F、图5A和图5B中的任何一个所示和所述。外周器件518在集成电路芯片的外周区域516处围绕RRAM阵列602。外周器件518可以例如是或包括晶体管和/或其他合适的半导体器件。此外，外周器件518可以例如实现用于操作RRAM单元102的读取/写入电路和/或其他合适的电路。
参考图7至图17，提供了用于形成RRAM单元的方法的一些实施例的一系列截面图700-1700，其中，RRAM单元包括单独的阻挡层并且与1T1R单元集成在集成电路芯片中。截面图700-1700例如可以沿着图6中的线A或一些其他合适的位置截取。此外，截面图700-1700可以例如对应于图5A，因此可以例如作为图5A和图5B示出和描述的集成电路芯片。
如图7的截面图700所示，沟槽隔离结构510形成为延伸到衬底508的顶部。沟槽隔离结构510分别围绕并划定衬底508的形成1T1R单元502的区域。此外，沟槽隔离结构510围绕并划定集成电路芯片的外周区域516。形成沟槽隔离结构510的工艺可以例如包括：1)图案化衬底508以形成沟槽，该沟槽具有形成沟槽隔离结构510的顶部布局；和2)用氧化物和/或一些其他合适的电介质填充沟槽。然而，其他工艺也是可以的。
还通过图7的截面图700示出，在衬底508上形成多个半导体器件。多个半导体器件包括独立于并且分别位于形成的1T1R单元502处的存取晶体管512。此外，多个半导体器件包括位于集成电路芯片的外周区域516处的外周器件518。存取晶体管512包括位于衬底508中、位于衬底508的块体508b上面的单独的漏极区域504和单独的源极区域(未示出)。此外，存取晶体管512包括单独的栅极结构(未示出)。栅极结构具有分别与漏极区域504交界的单独的漏极侧，并且还具有分别与源极区域交界的单独的源极侧。外周器件518包括位于衬底508中、位于衬底508的块体508b上面的一对源极/漏极区域520(仅示出其中一个)，并且还包括位于源极/漏极区域520之间并且与源极漏极区域520交界的栅极结构(未示出)。
在一些实施例中，用于形成多个半导体器件的工艺包括：1)在衬底508上沉积介电层；2)在介电层上沉积导电层；3)将介电层和导电层图案化为用于存取晶体管512和外周器件518的栅极结构(未示出)；以及4)掺杂衬底508以形成与栅极结构相邻的源极/漏极区域。源极/漏极区域包括存取晶体管512的漏极区域504、存取晶体管512的源极区域(未示出)以及外周器件518的源极/漏极区域520。然而，其他工艺也是可以的。
还通过图7的截面图700示出，互连结构402部分地形成在半导体器件(例如，存取晶体管512和外周器件518)上方并电耦合到半导体器件。互连结构402包括介电结构，并且还包括堆叠在介电结构中的多条线404和多个通孔406。介电结构包括ILD层514和位于ILD层514上方的多个IMD层414。多条线404包括沿着互连结构402的顶面的多条底部电极线404b。底部电极线404b独立于形成的1T1R单元502，并且分别位于形成的1T1R单元502处。此外，底部电极线404b通过下面的线和通孔分别电耦合到存取晶体管512的漏极区域504。
在一些实施例中，用于部分地形成互连结构402的工艺包括：1)通过单镶嵌工艺形成通孔406的最底层级；2)通过单镶嵌工艺形成线404的最底层级；3)重复执行双镶嵌工艺以形成额外的线和通孔层级。然而，其他工艺也是可以的。单镶嵌工艺可以例如包括：1)沉积一部分介电结构；2)对介电结构的沉积部分进行图案化，以形成具有用于形成单层线或通孔的布局的开口；3)在开口中沉积导电层；以及4)对导电层进行化学机械抛光(CMP)，直到导电层的顶面与介电结构的沉积部分的顶面齐平为止。双镶嵌工艺可以例如被描述为单镶嵌工艺，除了在3)中的图案化形成具有用于形成的线的层级和通孔的层级的布局的开口。然而，其他工艺也适用于单镶嵌和双镶嵌工艺。
如图8的截面图800所示，在互连结构402上形成通孔介电层416。注意，为了获得紧凑性，在此以及随后的步骤中省略了互连结构402的下部。通孔介电层416可以是或包括例如碳化硅和/或一些其他合适的电介质。此外，通孔介电层416可以通过例如气相沉积和/或一些其他合适的沉积工艺来形成。
如图9的截面图900所示，图案化通孔介电层416，以形成通孔开口902，通孔开口902独立于形成的1T1R单元502，并且分别位于形成的1T1R单元502处。通孔开口902延伸穿过通孔介电层416并分别暴露出底部电极线404b。图案化可以例如通过以下步骤来执行：1)使用光刻在通孔介电层416上方形成光刻胶掩模904；2)在光刻胶掩模904就位的情况下对通孔介电层416执行蚀刻；以及3)去除光刻胶掩模904。然而，其他工艺也是可以的。
如图10的截面图1000所示，衬垫层1002沉积在通孔介电层416上方，衬里并部分填充通孔开口902(参见图9)。此外，第一导电层1004沉积在衬垫层1002上方，覆盖衬垫层1002并填充通孔开口902。在一些实施例中，衬垫层1002是粘附层，以增强第一导电层1004与通孔介电层416的粘附。此外，在一些实施例中，衬垫层1002是用于底部电极线404b的材料的扩散阻挡。衬垫层1002可以例如是或包括氮化钽、氮化钛或一些其他合适的材料。第一导电层1004对氧具有低的反应性，并且是或包括钨和/或一些其他合适的材料。这样的低反应性材料可以例如是取决于与氧反应的5eV以上的材料。可以通过例如气相沉积和/或一些其他合适的沉积工艺来形成衬垫层1002和/或第一导电层1004。
如图11的截面图1100所示，对衬垫层1002(参见图10)和第一导电层1004(参见图10)执行平坦化。平坦化在通孔开口902(见图9)中形成底部电极衬垫106l和第一底部电极主体段106b1。底部电极衬垫106l分别位于第一底部电极主体段106b1下面并托住第一底部电极主体段106b1。此外，底部电极衬垫106l和第一底部电极主体段106b1分别在通孔开口902中限定底部电极通孔410。平坦化可以例如是CMP和/或一些其他合适的平坦化。
还通过图11的截面图1100示出，第二导电层1102沉积在底部电极通孔410和通孔介电层416上方。第二导电层1102对氧的反应性低。这样的低反应性材料可以例如是取决于与氧反应的5eV以上的材料。此外，第二导电层1102可以是或包括与第一导电层1004(见图10)相同的材料和/或一些其他合适的低反应性材料。第二导电层1102可以通过例如气相沉积和/或一些其他合适的沉积工艺来形成。
如图12的截面图1200所示，在第二导电层1102上方沉积切换层1202、阻挡层1204、有源金属层1206、第三导电层1208和硬掩模层1210。切换层1202位于第二导电层1102上面，阻挡层1204位于切换层1202上面，有源金属层1206位于阻挡层1204上面，第三导电层1208位于有源金属层1206上面，并且硬掩模层1210位于第三导电层1208上面。阻挡层1204可以例如通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或一些其他合适的沉积工艺来沉积。有源金属层1206可以例如通过PVD、CVD或一些其他合适的沉积工艺来沉积。切换层1202、第三导电层1208和硬掩模层1210可以例如通过气相沉积和/或一些其他合适的沉积工艺来沉积。
切换层1202和阻挡层1204分别是介电的和导电的。此外，切换层1202和阻挡层1204分别是用于由有源金属层1206的氧化产生的金属阳离子的电解质和阻挡件。在一些实施例中，阻挡层1204具有比有源金属层1206更小的晶格常数和/或更大的密度，因此来自有源金属层1206的金属阳离子更难移动穿过阻挡层1204。上面关于图1的阻挡层104描述了非限制性示例。如下面可见的，减慢金属阳离子通过阻挡层1204的迁移增强了由阻挡层1204形成的RRAM单元的耐久性。在一些实施例中，阻挡层1204是或包括钽、氮化钽、一些其他合适的阻挡材料或前述的任意组合。阻挡层1204可以例如是图1所描述的阻挡层104。
在一些实施例中，阻挡层1204具有约1-10nm、约1-5nm或约5-10nm的阻挡厚度Tb。然而，其他厚度也是可以的。如果阻挡层1204太薄(例如，小于约1nm或一些其他合适的值)，则阻挡层1204可能无法减慢金属阳离子通过阻挡层1204的迁移。另一方面，如果阻挡层1204太厚(例如，大于10nm或一些其他合适的值)，则阻挡层1204可以完全阻挡或过度地减慢金属阳离子通过阻挡层1204的迁移。这进而可以防止由阻挡层1204形成的RRAM单元的操作和/或可能使RRAM单元的操作参数超出规范。额外地或可选地，如果阻挡层1204太厚(例如10nm或一些其他合适的值)，则阻挡层1204可能使得与现有工艺的集成更加困难。在一些实施例中，阻挡厚度Tb与有源金属层1206的有源金属厚度Tam的比率为约1：1-500、约1：1-250、约1：250-500或一些其他合适的比率。此外，在一些实施例中，阻挡厚度Tb与切换层1202的切换厚度Ts的比率为约1：0.1-50、约1：0.1-25、约1：0.5-50或一些其他合适的比率。在一些实施例中，阻挡层1204的TTV小于约1埃、2埃或一些其他合适的值。如果TTV太大(例如，大于约2埃或一些其他合适的值)，则由阻挡层1204形成的RRAM单元上的电场均匀性可能较低。这进而可能会降低批量制造的产量和/或降低RRAM单元的性能。额外地或可选地，如果TTV太大(例如，大于约2埃或一些其他合适的值)，则阻挡层1204的部分可能太薄(例如，小于约1nm或一些其他合适的值)。如上所述，如果阻挡层1204太薄，则阻挡层1204可能无法减慢金属阳离子通过阻挡层1204的迁移。
有源金属层1206是电化学活性的，并且相对于第三导电层1208具有对氧的高反应性。这种高反应性材料例如可以是取决于与氧反应的3eV以下的材料。在一些实施例中，有源金属层1206是或包括铝和/或一些其他合适的材料。与有源金属层1206相比，第三导电层1208对氧的反应性低。这样的低反应性的材料例如可以是取决于与氧反应的5eV以上的材料。此外，第三导电层1208可以是或包括与第二导电层1102相同的材料、与第一导电层1004(见图10)相同的材料或一些其他合适的低反应性材料。
如图13的截面图1300所示，图案化硬掩模层1210(参见图12)，以形成形成独立于形成的1T1R单元502并且分别位于形成的1T1R单元502处的硬掩模408。如下所述，硬掩模408分别具有用于1T1R单元502的RRAM单元的图案。例如，可以通过以下步骤来执行图案化：1)使用光刻在硬掩模层1210上形成光刻胶掩模1302；2)在光刻胶掩模1302就位的情况下对硬掩模层1210进行蚀刻；以及3)去除光刻胶掩模1302。然而，其他工艺也是可以的。
如图14的截面图1400所示，在硬掩模408就位的情况下，对第二导电层1102(参见图13)、切换层1202(参见图13)、阻挡层1204(参见图13)、有源金属层1206(参见图13)和第三导电层1208(参见图13)执行蚀刻。蚀刻将硬掩模408的图案转移到下面的层，以形成独立于1T1R单元502并且分别位于1T1R单元502处的RRAM单元102。RRAM单元102包括单独的顶部电极108、单独的有源金属层112、单独的阻挡层104、单独的切换层110和单独的底部电极106。单独的顶部电极108由第三导电层1208形成，单独的有源金属层112由有源金属层1206形成，单独的阻挡层104由阻挡层1204形成，单独的切换层110由切换层1202形成，并且单独的底部电极106由第二导电层1102部分地形成。单独的底部电极106包括底部电极衬垫106l和第一底部电极主体段106b1。此外，单独的底部电极106包括由第二导电层1102形成的第二底部电极主体段106b2。
通过将单独的阻挡层104布置在单独的切换层110和有源金属层112之间，可以提高切换循环可靠性。例如，在RRAM单元102的有源金属层112是或包括铝并且RRAM单元102的阻挡层104是或包括钽或氮化钽的情况下，阻挡层104可以减少在设定RRAM单元102时进入切换的铝阳离子的数量。如上所述，切换层110中的丝构建并且随着时间的推移而增厚(即，变厚)。这进而最终会导致故障。通过减少进入切换层110的铝阳离子的数量，RRAM单元102的丝堆积或增厚的速度降低，因此耐久性提高。
如图15的截面图1500所示，侧壁间隔件结构412形成在RRAM单元102的侧壁上。侧壁间隔件结构412例如可以通过以下步骤形成：1)在RRAM单元102上沉积第一介电层；2)在第一介电层上沉积第二介电层；以及3)回蚀刻第一和第二介电层以去除介电层的横向段但不去除垂直段。然而，其他工艺也是可以的。第一介电层可以例如是氧化硅和/或一些其他合适的电介质，而第二介电层可以例如是氮化硅和/或一些其他合适的电介质。注意，侧壁间隔件结构412的散列不改变以示出不同的材料。
还由图15的截面图1500示出，蚀刻停止层418、IMD衬垫420和IMD层414沉积在RRAM单元102和侧壁间隔件结构412上方。蚀刻停止层418、IMD衬垫420和IMD层414例如可以通过气相沉积和/或一些其他合适的沉积工艺形成。
如图16的截面图1600所示，在RRAM单元102上方形成附加的多条线404和附加的多个通孔406，凹入RRAM单元102之上的IMD层414。附加的多条线404包括分别位于RRAM单元102上面的顶部电极线404t，并且附加的多个通孔406包括从顶部电极线404t延伸到RRAM单元102的顶部电极通孔406t。例如，该形成可以包括：1)图案化IMD层414、蚀刻停止层418和IMD衬垫420，以形成用于线404和通孔406的开口；2)在开口中沉积导电层；以及3)对导电层执行CMP，直到导电层的顶面与IMD层414齐平。然而，其他工艺也是可以的。
如图17的截面图1700所示，形成独立于切换层110和分别位于切换层110中的金属丝114。形成可以例如包括在每个RRAM单元102上施加形成电压。例如，可以在使顶部电极108偏置时使RRAM单元102的底部电极106接地。然而，用于形成金属丝114的其他工艺也是可以的。在一些实施例中，通过将单独的阻挡层104布置在单独的切换层110与有源金属层112之间，降低了形成电压。例如，可以将形成电压降低约20-40％、约20-30％、约30-40％、约30％或一些其他合适的值。然而，其他百分比是可以的。通过降低成形电压，可以降低功耗并减少形成故障位。
虽然参考方法描述了图7至图17，但是应该理解，图7至图17所示的结构不限于该方法，而是可以单独地独立于该方法。虽然图7至图17中的动作被描述为一系列动作，但是应当理解，在其他实施例中，动作的顺序可以改变。虽然图7至图17示出和描述为一组特定的动作，但是在其他实施例中可以省略所示出和/或描述的一些动作。此外，未示出和/或描述的动作可以被包括在其他实施例中。虽然图7至图17示出了具有图5A中的RRAM单元102的实施例的方法，该方法的可选实施例可以由图4A至图4F中的任何一个或组合的RRAM单元102的实施例执行。
在一些实施例中，为了利用图4B中的RRAM单元102的实施例执行该方法，图14的蚀刻在阻挡层1204处停止。这形成了单独的顶部电极108和单独的有源金属层112，图4B示出了每个的示例。然后如图15所述形成侧壁间隔件结构412。此外，使用硬掩模408和侧壁间隔件结构412作为掩模，选择性地对阻挡层1204、切换层1202和第二导电层1102执行附加蚀刻。在图15中的侧壁间隔件结构412的形成与图15中的蚀刻停止层418的沉积之间执行附加蚀刻。附加蚀刻形成单独的阻挡层104、单独的切换层110以及单独的底部电极106，图4B示出了每个的示例。在附加蚀刻之后，该方法从图15处的蚀刻停止层418的沉积开始如上所述进行。
在一些实施例中，以与以上针对图4B的RRAM单元102的实施例所描述的相同的方式，利用图4C的RRAM单元102的实施例来执行该方法，除了图14的蚀刻停止在切换层1202上之外。在一些实施例中，通过省略图10中的动作并省略图11中的平坦化，利用图4D的RRAM单元102的实施例执行该方法。
在一些实施例中，为了利用图4F中的RRAM单元102的实施例执行方法，在图10的衬垫层1002的沉积与第一导电层1004的沉积之间执行回蚀刻。回蚀刻形成底部电极衬垫106l，底部电极衬垫106l的顶面相对于通孔介电层416的顶面凹进。这种底部电极衬垫层106l的示例在图4F中示出。在回蚀刻之后，该方法从第一导电层1004的沉积如上所述地进行。由于底部电极衬垫106l的顶面凹进，因此图11处的平坦化不会到达底部电极衬垫106l，并且底部电极通孔410的顶面具有单一硬度。因为底部电极通孔410的顶面具有单一硬度，所以在底部电极通孔410的顶面处的平坦化更加均匀，并且由底部电极通孔410产生的电场更加均匀。
参考图18，提供了图7至图17的方法的一些实施例的框图1800。
在1802处，在衬底上方部分地形成互连结构，其中该互连结构包括底部电极线。参见例如图7。
在1804处，在互连结构上方形成通孔介电层。参见例如图8。
在1806处，形成底部电极通孔，该底部电极通孔穿过通孔介电层延伸到底部电极线。参见例如图9至图11。
在1808处，在通孔介电层和底部电极通孔上形成多层存储器膜，其中该多层存储器膜包括切换层、有源金属层以及位于切换层和有源金属层之间的阻挡层。参见例如图12。
在1810处，图案化多层存储器膜以形成存储器单元，存储器单元位于底部电极线上面并且电耦合到底部电极线。参见例如图13和图14。
在1812处，在存储器单元周围完成互连结构。参见例如图15和图16。
在1814处，在存储器单元上施加形成电压以在切换层中形成金属丝，其中在形成金属丝时，阻挡层减缓了金属阳离子从有源金属层到切换层的迁移。参见例如图17。
虽然在此将图18的框图1800示出和描述为一系列动作或事件，但是将理解的是，这样的动作或事件的示出顺序不应以限制性的意义来解释。例如，一些动作可以以不同的顺序发生和/或与除了本文图示和/或描述的那些动作或事件之外的其他动作或事件同时发生。此外，可能不需要全部示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
参考图19至图23，提供了图7至图17的方法的一些可选实施例的一系列截面图1900-2300，其中该方法是用图4F中的RRAM单元102的实施例执行的。如同图7至图17的截面图700-1700，截面图1900-2300可以例如沿着线A或图6中的一些其他合适的位置截取。
如图19的截面图1900所示，部分地形成了互连结构402。互连结构402包括介电结构、多条线404和多个通孔(未示出)。介电结构包括多个IMD层414，并且还包括位于IMD层414之间的通孔介电层416。此外，线404和通孔交替堆叠在介电结构中以限定导电路径。互连结构402可以例如如图7所示和所述部分地形成。
注意，为了示出紧凑性，仅示出了互连结构402的上部。互连结构402的剩余部分可以例如如图7所示。还要注意，尽管未示出，但是互连结构402位于衬底和半导体器件上面并且电耦合至衬底和半导体器件。衬底和/或半导体器件可以例如如图7所示。此外，衬底和/或半导体器件可以例如如图7所示形成。
如图20的截面图2000所示，图案化通孔介电层416和通孔介电层416的顶部上的IMD层414，以形成独立于形成的1T1R单元502并分别位于形成的1T1R单元502处的存储器单元开口2002。图案化例如可以通过以下步骤来执行：1)使用光刻形成光刻胶掩模2004；2)在光刻胶掩模2004就位的情况下对通孔介电层416和IMD层414执行蚀刻；以及3)去除光刻胶掩模2004。然而，其他工艺也是可以的。
如图21的截面图2100所示，沉积第一导电层2102、切换层1202、阻挡层1204、有源金属层1206和第二导电层2104，衬里存储器单元开口2002(见图20)。相对于有源金属层1206，第一导电层2102和第二导电层2104对氧的反应性低。这种低反应性的材料例如可以是取决于与氧反应的5eV以上的材料。切换层1202、阻挡层1204和有源金属层1206例如可以如关于图12所描述的。
阻挡层1204可以例如通过PVD、CVD、ALD或一些其他合适的沉积工艺来沉积。有源金属层1206可以例如通过PVD、CVD或一些其他合适的沉积工艺来沉积。可以例如通过气相沉积和/或一些其他合适的沉积工艺来沉积切换层1202、第一导电层2102和第二导电层2104。
如图22的截面图2200所示，对第一导电层2102(见图21)、切换层1202(见图21)、阻挡层1204(参见图21)、有源金属层1206(参见图21)和第二导电层2104(参见图21)执行平坦化，以形成独立于1T1R单元502并且分别位于1T1R单元502处的RRAM单元102。RRAM单元102包括单独的顶部电极108、单独的有源金属层112、单独的阻挡层104、单独的切换层110和单独的底部电极106。单独的顶部电极108由第二导电层2104形成，单独的有源金属层112由有源金属层1206形成，单独的阻挡层104由阻挡层1204形成，单独的切换层110由切换层1202形成，并且单独的底部电极106由第一导电层2102形成。平坦化可以例如是或包括CMP或一些其他合适的平坦化。
因为平坦化将图案从图20的选择性蚀刻转移到RRAM单元102的各个层，所以可以通过单个光刻/蚀刻工艺来形成RRAM单元102。这与在图7至图17中用于形成RRAM单元102的多个光刻/蚀刻工艺相反。通过减少光刻/蚀刻工艺的数量，降低了成本。
如图23的截面图2300所示，在RRAM单元102上方沉积IMD层414。例如，可以通过气相沉积和/或一些其他合适的沉积工艺形成IMD层414。
还通过图23的截面图2300示出，在RRAM单元102上方形成附加的多条线404和附加的多个通孔406，凹入RRAM单元102之上的IMD层414。附加的多条线404和附加的多个通孔406可以例如如图16所述形成。
还通过图23的截面图2300示出，形成了独立于切换层110并且分别位于切换层110中的金属丝114。可以例如如图17所述执行形成。
虽然参考方法描述图19至图23，应该理解的是，图19至图23中所示的结构不限于该方法，而是可以单独地独立于该方法。虽然将图19至图23描述为一系列动作，应当理解，在其他实施例中，动作的顺序可以改变。虽然将图19至图23示出和描述为一组特定的动作，但是在其他实施例中，可以省略示出和/或描述的一些动作，并且可以包括未示出和/或描述的动作。
参考图24，提供了图19至图23的方法的一些可选实施例的框图2400。
在2402处，互连结构部分地形成在衬底上方，其中该互连结构包括底部电极线。参见例如图19。
在2404处，形成堆叠在互连结构上方的通孔介电层和IMD层。参见例如图19。
在2406处，图案化通孔介电层和IMD层，以形成位于底部电极线上面并且暴露底部电极线的存储器单元开口。参见例如图20。
在2408处，在IMD层上形成多层存储器膜并填充存储器单元开口，其中该多层存储器膜包括切换层、有源金属层以及位于切换层和有源金属层之间的阻挡层。参见例如图21。
在2410处，对多层存储器膜执行平坦化，直到多层存储器膜的顶面与IMD层的顶面大致齐平为止。参见例如图22。
在2412处，在存储器单元周围完成互连结构。参见例如图23。
在2414处，在存储器单元上施加形成电压以在切换层中形成金属丝，其中在形成金属丝时，阻挡层减缓了金属阳离子从有源金属层到切换层的迁移。参见例如图23。
虽然在此将图24的框图2400示出和描述为一系列动作或事件，但是将理解的是，这样的动作或事件的示出顺序不应以限制性的意义来解释。例如，某些动作可以以不同的顺序发生和/或与除了本文示出和/或描述的那些动作或事件之外的其他动作或事件同时发生。此外，可能不需要全部示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在一些实施例中，本申请提供了一种集成芯片，包括：衬底；和RRAM单元，位于衬底上面，其中RRAM单元包括底部电极和顶部电极，并且还包括切换层、阻挡层以及堆叠在底部电极和顶部电极之间的有源金属层，其中阻挡层是导电的并且位于切换层和有源金属层之间，并且其中阻挡层的晶格常数小于有源金属层的晶格常数。在一些实施例中，有源金属层包括铝，并且其中阻挡层包括钽。在一些实施例中，阻挡层具有比有源金属层更大的密度。在一些实施例中，有源金属层包括主要元素，其中集成芯片包括位于切换层中的导电丝，并且其中导电丝基本上由主要元素组成。在一些实施例中，导电丝从底部电极向上延伸并且终止于在阻挡层下方间隔开的位置。在一些实施例中，阻挡层和有源金属层分别具有阻挡宽度和有源金属宽度，其中阻挡宽度大于有源金属宽度。在一些实施例中，集成芯片还包括：线；以及位于线上面的通孔介电层，其中阻挡层位于通孔介电层的顶面上面并且在线处具有凹痕，其中所述凹痕延伸到所述通孔介电层的顶面下方的位置。在一些实施例中，底部电极和顶部电极以及阻挡层均具有U形轮廓。
在一些实施例中，本申请提供了一种集成芯片，包括：底部电极；介电层，位于底部电极上面；阻挡层，位于介电层上面，其中该阻挡层包括钽；铝层，位于阻挡层上面；以及顶部电极，位于铝层上面；其中，底部电极和顶部电极、介电层、阻挡层和铝层限定存储器单元。在一些实施例中，阻挡层基本上由钽组成。在一些实施例中，集成芯片还包括位于介电层中的铝丝，其中铝丝从底部电极向上延伸到阻挡层。在一些实施例中，阻挡层包括：钽层；和氮化钽层，位于钽层上面。在一些实施例中，集成芯片还包括：线，位于底部电极下面；以及通孔介电层，位于线和存储器单元之间，其中底部电极具有T形轮廓，该T形轮廓位于通孔介电层上面并且穿过通孔介电层突出到线。在一些实施例中，底部电极包括：导电主体；导电衬垫，托住导电主体的下侧，其中，导电衬垫的顶面相对于通孔介电层的顶面凹进。
在一些实施例中，本申请提供了一种方法，该方法包括：在导线上方沉积底部电极层，底部电极层电耦合到导线；在底部电极层上方沉积介电层；在介电层上方沉积导电阻挡层；在导电阻挡层上方沉积金属层，其中金属层的密度小于导电阻挡层的密度；在金属层上方沉积顶部电极层，其中相对于金属层，顶部电极层与氧的反应性低；图案化底部电极层和顶部电极层、介电层、导电阻挡层和金属层以形成存储器单元。在一些实施例中，该方法还包括在存储器单元上施加形成电压，其中该施加导致金属阳离子穿过导电阻挡层从金属层迁移至介电层，并且其中在施加形成电压时，导电阻挡层使金属阳离子穿过导电阻挡层的迁移速率变慢。在一些实施例中，图案化包括：在顶部电极层上方形成掩模；以及在掩模就位的情况下，对顶部电极层和金属层执行蚀刻。在一些实施例中，蚀刻在导电阻挡层上停止，并且其中图案化还包括：在掩模的侧壁上形成侧壁间隔件结构；以及在掩模和侧壁间隔件结构就位的情况下，对导电阻挡层、介电层和底部电极层执行第二蚀刻。在一些实施例中，该方法还包括：沉积覆盖导线的第二介电层；以及图案化第二介电层以形成位于导线上面并且暴露导线的开口，其中沉积覆盖第二介电层并且衬里开口的底部电极层和顶部电极层、介电层、导电阻挡层和金属层，并且其中，底部电极层和顶部电极层、介电层、导电阻挡层和金属层的图案化包括对底部电极层和顶部电极层以及导电阻挡层进行平坦化。在一些实施例中，该方法还包括：沉积覆盖导线的第二介电层；图案化第二介电层以形成位于导线上面并且暴露导线的开口；沉积覆盖第二介电层并且填充开口的第二底部电极层；以及对第二底部电极层执行平坦化，其中在平坦化之后，底部电极层沉积在第二底部电极层和第二介电层上方。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成芯片，其特征在于，包括：
衬底；以及
电阻式随机存取存储器单元，位于所述衬底上面，其中，所述电阻式随机存取存储器单元包括底部电极和顶部电极，并且还包括切换层、阻挡层以及堆叠在所述底部电极和所述顶部电极之间的有源金属层，其中，所述阻挡层是导电的并且位于所述切换层和所述有源金属层之间，并且其中，所述阻挡层的晶格常数小于所述有源金属层的晶格常数，
其中，所述集成芯片还包括：导电丝，位于所述切换层中，其中，所述导电丝从所述底部电极向上延伸到所述阻挡层。
2.根据权利要求1所述的集成芯片，其中，所述有源金属层包括铝。
3.根据权利要求1所述的集成芯片，其中，所述阻挡层具有比所述有源金属层更大的密度。
4.根据权利要求2所述的集成芯片，其中，所述阻挡层包括钽。
5.根据权利要求1所述的集成芯片，其中，所述导电丝从所述底部电极向上延伸并且终止于在所述阻挡层下方间隔开的位置。
6.根据权利要求1所述的集成芯片，其中，所述阻挡层和所述有源金属层分别具有阻挡宽度和有源金属宽度，并且其中，所述阻挡宽度大于所述有源金属宽度。
7.根据权利要求1所述的集成芯片，还包括：
线；以及
通孔介电层，位于所述线上面，其中，所述阻挡层位于所述通孔介电层的顶面上面并且在所述线处具有凹痕。
8.根据权利要求1所述的集成芯片，其中，所述底部电极和所述顶部电极以及所述阻挡层的每个具有U形轮廓。
9.一种集成芯片，其特征在于，包括：
底部电极；
介电层，位于所述底部电极上面；
阻挡层，位于所述介电层上面，其中，所述阻挡层包括钽；
铝丝，位于所述介电层中，其中，所述铝丝从所述底部电极向上延伸到所述阻挡层；
铝层，位于所述阻挡层上面；以及
顶部电极，位于所述铝层上面；
其中，所述底部电极和所述顶部电极、所述介电层、所述阻挡层和所述铝层限定存储器单元。
10.根据权利要求9所述的集成芯片，其中，所述阻挡层由钽组成。
11.根据权利要求9所述的集成芯片，其中，所述阻挡层具有1-10nm的阻挡厚度。
12.根据权利要求9所述的集成芯片，其中，所述阻挡层包括：
钽层；以及
氮化钽层，位于所述钽层上面。
13.根据权利要求9所述的集成芯片，还包括：
线，位于所述底部电极下面；以及
通孔介电层，位于所述线和所述存储器单元之间，其中，所述底部电极具有T形轮廓，所述T形轮廓位于所述通孔介电层上面并且穿过所述通孔介电层突出到所述线。
14.根据权利要求13所述的集成芯片，其中，所述底部电极包括：
导电主体；以及
导电衬垫，托住所述导电主体的下侧，其中，所述导电衬垫的顶面相对于所述通孔介电层的顶面凹进。
15.一种形成集成芯片的方法，其特征在于，包括：
在导线上方沉积底部电极层，所述底部电极层电耦合到导线；
在所述底部电极层上方沉积介电层；
在所述介电层上方沉积导电阻挡层；
在所述导电阻挡层上方沉积金属层，其中，所述金属层的密度小于所述导电阻挡层的密度；
在所述金属层上方沉积顶部电极层，其中，相对于所述金属层，所述顶部电极层与氧的反应性低；以及
图案化所述底部电极层和所述顶部电极层、所述介电层、所述导电阻挡层和所述金属层以形成存储器单元，
其中，金属丝位于所述介电层中，其中，所述金属丝从由图案化所述底部电极层形成的底部电极向上延伸到所述导电阻挡层。
16.根据权利要求15所述的方法，还包括：
在所述存储器单元上施加形成电压，其中，所述施加导致金属阳离子穿过所述导电阻挡层从所述金属层迁移至所述介电层，并且其中，在施加所述形成电压时，所述导电阻挡层使所述金属阳离子穿过所述导电阻挡层的迁移速率变慢。
17.根据权利要求15所述的方法，其中，所述图案化包括：
在所述顶部电极层上方形成掩模；以及
在所述掩模就位的情况下，对所述顶部电极层和所述金属层执行蚀刻。
18.根据权利要求17所述的方法，其中，所述蚀刻在所述导电阻挡层上停止，并且其中，所述图案化还包括：
在所述掩模的侧壁上形成侧壁间隔件结构；以及
在所述掩模和所述侧壁间隔件结构就位的情况下，对所述导电阻挡层、所述介电层和所述底部电极层执行第二蚀刻。
19.根据权利要求15所述的方法，还包括：
沉积覆盖所述导线的第二介电层；以及
图案化所述第二介电层以形成位于所述导线上面并且暴露所述导线的开口，其中，沉积覆盖所述第二介电层并且衬里所述开口的所述底部电极层和所述顶部电极层、所述介电层、所述导电阻挡层和所述金属层，并且其中，所述底部电极层和所述顶部电极层、所述介电层、所述导电阻挡层和所述金属层的图案化包括对所述底部电极层和所述顶部电极层以及所述导电阻挡层进行平坦化。
20.根据权利要求15所述的方法，还包括：
沉积覆盖所述导线的第二介电层；
图案化所述第二介电层以形成位于所述导线上面并且暴露所述导线的开口；
沉积覆盖所述第二介电层并且填充所述开口的第二底部电极层；以及
对所述第二底部电极层执行平坦化，其中，在所述平坦化之后，所述底部电极层沉积在所述第二底部电极层和所述第二介电层上方。
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