KR102342467B1 - 포밍 및 세트 전압을 감소시키기 위한 3d rram 셀 구조물 - Google Patents
포밍 및 세트 전압을 감소시키기 위한 3d rram 셀 구조물 Download PDFInfo
- Publication number
- KR102342467B1 KR102342467B1 KR1020190168109A KR20190168109A KR102342467B1 KR 102342467 B1 KR102342467 B1 KR 102342467B1 KR 1020190168109 A KR1020190168109 A KR 1020190168109A KR 20190168109 A KR20190168109 A KR 20190168109A KR 102342467 B1 KR102342467 B1 KR 102342467B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- electrode layer
- lower electrode
- rram cell
- rram
- Prior art date
Links
- 238000000034 method Methods 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 229910052751 metal Inorganic materials 0.000 claims description 95
- 239000002184 metal Substances 0.000 claims description 95
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000008569 process Effects 0.000 abstract description 26
- 239000000463 material Substances 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000013500 data storage Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- VQLOCUKZAJRPAO-UHFFFAOYSA-N aluminum oxygen(2-) tantalum(5+) Chemical compound [O--].[O--].[O--].[O--].[Al+3].[Ta+5] VQLOCUKZAJRPAO-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- ZQXQADNTSSMHJI-UHFFFAOYSA-N hafnium(4+) oxygen(2-) tantalum(5+) Chemical compound [O-2].[Ta+5].[Hf+4] ZQXQADNTSSMHJI-UHFFFAOYSA-N 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 239000005300 metallic glass Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910000480 nickel oxide Inorganic materials 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H01L45/1233—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
-
- H01L45/1253—
-
- H01L45/14—
-
- H01L45/1675—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
RRAM 셀 스택이 유전체 층 내의 개구부 위에 형성된다. 평탄화 프로세스에 의해 RRAM 셀이 형성될 수 있을 만큼 유전체 층은 충분히 두껍고 개구부는 충분히 깊다. 결과의 RRAM 셀은 U-형상의 프로파일을 가질 수 있다. RRAM 셀 영역은 RRAM 셀 층이 기판에 평행하게 적층되는 하부 부분 및 RRAM 셀 층이 기판에 대략 수직으로 적층되는 측부 부분으로부터의 기여를 포함한다. 구부러진 RRAM 셀의 결합된 측부 및 하부 부분은 평면 셀 스택과 비교하여 증가된 면적을 제공한다. 증가된 면적은 RRAM 셀에 대한 포밍 및 세트 전압을 낮춘다.
Description
관련 출원의 참조
본 출원은 2019년 7월 29일자로 출원된 미국 가출원 제62/879,626호의 우선권을 청구하며, 그 내용은 그 전체가 참조로서 본 명세서에 통합된다.
저항 스위칭 랜덤 액세스 메모리(resistance switching random access memory; RRAM)는 간단한 구조, 낮은 동작 전압, 높은 속도, 양호한 내구성 및 CMOS 프로세스 호환성을 가진다. RRAM은 기존의 플래시 메모리에 대한 소형화된 대체품을 제공하는 가장 유망한 대안이다. RRAM은 광 디스크 및 비휘발성 메모리 어레이와 같은 디바이스에서 널리 응용되고 있다.
RRAM 셀은 위상 변화를 겪도록 유도될 수 있는 재료 층 내에 데이터를 저장한다. 층의 전부 또는 일부 내에서 위상 변화가 유도되어 고저항 상태와 저저항 상태 사이를 스위칭할 수 있다. 저항 상태를 질의하여 "0" 또는 "1"을 나타내는 것으로 해석할 수 있다. 종래의 RRAM 셀에서, 데이터 저장 층은 비정질 금속 산화물을 포함한다. 충분한 전압이 인가되면, 금속 브리지가 데이터 저장 층을 가로질러 형성되도록 유도되어 저저항 상태를 초래한다. 금속 구조물의 전부 또는 일부를 용융하나, 그렇지 않으면 브레이크 다운(break down)하는 짧은 고전류 밀도 펄스를 인가함으로써 금속 브리지가 파괴되고 고저항 상태가 회복될 수 있다. 데이터 저장 층은 저저항 상태가 다시 유도될 때까지 빠르게 냉각되어 고저항 상태로 남아있는다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 본 개시의 일부 양상에 따른 RRAM 셀을 갖는 직접 회로(IC)의 단면도를 예시한다.
도 2는 본 개시의 일부 양상에 따른 RRAM 셀을 갖는 직접 회로(IC)의 또다른 단면도를 예시한다.
도 3은 도 1의 집적 회로 디바이스 내의 RRAM의 상면도를 제공한다.
도 4 내지 도 13은 본 개시의 일부 양상에 따른 제조 프로세스가 수행된 본 개시의 일부 양상에 따른 IC의 일련의 단면도를 예시한다.
도 14은 본 개시의 일부 양상에 따른 제조 프로세스의 흐름도를 예시한다.
도 1은 본 개시의 일부 양상에 따른 RRAM 셀을 갖는 직접 회로(IC)의 단면도를 예시한다.
도 2는 본 개시의 일부 양상에 따른 RRAM 셀을 갖는 직접 회로(IC)의 또다른 단면도를 예시한다.
도 3은 도 1의 집적 회로 디바이스 내의 RRAM의 상면도를 제공한다.
도 4 내지 도 13은 본 개시의 일부 양상에 따른 제조 프로세스가 수행된 본 개시의 일부 양상에 따른 IC의 일련의 단면도를 예시한다.
도 14은 본 개시의 일부 양상에 따른 제조 프로세스의 흐름도를 예시한다.
본 발명개시는 이 발명개시의 상이한 피처들을 구현하는 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다.
포밍(forming) 및 세트(set) 전압은 RRAM 셀 면적이 작아짐에 따라 증가한다. 본 개시는 디바이스 밀도를 감소시키지 않으면서 포밍 및 세트 전압을 낮추는 RRAM 셀 지오메트리를 제공한다. 본 개시에 따르면, RRAM 셀 스택이 유전체 층 내의 개구부 위에 형성된다. 유전체 층은 충분히 두껍고 유전체 층의 개구부는 RRAM 셀 층 두께와 관련하여 충분히 깊으며, RRAM 셀은 유전체 층의 개구부 외측에 놓인 RRAM 셀 스택의 일부를 제거하는 평탄화 프로세스에 의해 형성될 수 있다.
결과의 RRAM 셀은 U-형상의 프로파일을 가질 수 있고, RRAM 셀 층이 기판에 평행하게 적층된 RRAM 셀의 하부 부분 및 기판에 거의 수직일 수 있는 급 경사(steep grade)를 따라 RRAM 셀 층이 적층되는 RRAM 셀의 측부 부분으로부터의 기여를 포함하는 면적을 가진다. 예를 들어, 하부 부분은 디스크 형상일 수 있고 측부 부분은 거의 원통형인 원뿔대(truncated cone)의 형상을 가질 수 있다. 다른 예에 있어서, 하부 부분은 직사각형이고 측부 부분은 공유 에지를 갖는 4개의 사다리꼴을 포함한다. U-형상의 프로파일을 갖는 RRAM 셀의 결합된 측부 및 하부 부분은 동일한 풋프린트를 갖는 평평한 RRAM 셀보다 훨씬 더 넓은 면적을 제공한다. 증가된 면적은 RRAM 셀에 대한 포밍 및 세트 전압을 낮춘다. 에지 효과로 인해 효과가 없는 셀 면적의 부분이 감소되어 스케일링이 용이하다.
본 발명에 따른 RRAM 셀 스택의 층들은 평면에서 모두 정렬된 에지들을 형성하기 위해 구부러진다. 평면은 기판의 표면에 평행할 수 있으며, 따라서 RRAM 셀 스택을 형성하는 각각의 층의 상부는 기판 위에서 동일한 높이이다. 본 발명에 따른 RRAM 셀 스택과 관련하여 사용된 "하부"에서부터 "상부” 순서는, RRAM 셀 스택 바로 아래의 하부 전극 비아로부터 RRAM 셀 스택 바로 위의 상부 전극 비아로 RRAM 셀 스택을 관통하여 이동할 때 전기가 통하는 층의 순서를 지칭한다. 하부 층들 각각은 상기 층들을 내포(encompass)하도록 구부러질 수 있다. 적어도 하부 전극 층 및 저항 스위칭 유전체 층은 평면에서 폐쇄 루프를 형성하도록 구부러진 에지를 가질 수 있다.
이들 교시 중 일부에서, RRAM 셀 스택이 위에 형성되는 개구부를 갖는 유전체 층은 레벨간 유전체 층이다. 이러한 교시들 중 일부에서, 레벨간 유전체는 저-k 유전체 층이다. 이러한 교시들 중 일부에서, 레벨간 유전체는 극저-k 유전체 층이다. RRAM 셀 스택은 2개의 인접한 금속 상호접속 층 사이에 형성될 수 있다. 이들 교시 중 일부에서, RRAM 셀 스택이 내부에 형성되는 개구부의 깊이는 2개의 금속 상호접속 층 사이의 거리의 절반 이상이다.
도 1은 본 개시의 일부 양상에 따른 메모리 셀(103)을 포함하는 집적 회로 디바이스(101)의 일부분의 단면도를 예시한다. 각 메모리 셀(103)은 하부 전극 층(115), 저항 스위칭 층(113), 활성 금속 층(111), 및 상부 전극 층(109)을 포함한다. RRAM 셀(103)은 레벨간 유전체 층(135)에 의해 둘러싸인다. 상부 전극 층(109)은 상부 전극 비아(102)에 의해 금속 상호접속 층(138)에서 금속 피처(139)에 결합된다. 금속 피처(139) 및 상부 전극 비아(102)는 레벨간 유전체 층(137)에 의해 둘러싸인다. 레벨간 유전체 층(137)은 레벨간 유전체 층(135)과 동일한 재료일 수 있다. 하부 전극 층(115)은 하부 전극 비아(117)에 의해 금속 상호접속 층(128)에서 금속 피처(127)에 결합된다. 하부 전극 비아(117)는 에칭 정지 층(129) 및 계면 층(131)에 의해 둘러싸인다. 에칭 정지 층(129) 및 계면 층(131)은 레벨간 유전체 층(135)보다 높은 유전 상수를 가질 수 있다. 금속 피처(127)는 레벨간 유전체 층(125)의 행렬에 의해 둘러싸인다.
금속 상호접속 층(128) 및 금속 상호접속 층(138)은 기판(202) 위에 배치된 금속 상호접속 구조물(218)의 일부이다. 금속 상호접속 층(128)은 기판(202) 위의 제 3 상호접속 층일 수 있고 금속 상호접속 층(138)은 제 4 상호접속 층일 수 있다. 금속 상호접속 구조물(218)은 또한 제 1 금속 상호접속 층(108), 제 2 금속 상호접속 층(118)을 포함하고, 도시된 것 위에 추가적인 상호접속 층을 포함할 수 있다. 이들 교시 중 일부에서, 메모리 셀(103)은 도시된 바와 같이 제 3 금속 상호접속 층(128)과 제 4 금속 상호접속 층(138) 사이에 위치된다. 이들 교시 중 일부에서, 메모리 셀(103)은 제 4 금속 상호접속 층(138)과 제 5 금속 상호접속 층 사이에 위치된다. 일반적으로, 메모리 셀(103)은 임의의 인접한 한 쌍의 금속 상호접속 층 사이에 위치될 수 있다.
기판(202)은 예를 들어, 벌크 기판(예를 들어, 벌크 실리콘 기판) 또는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판 등일 수 있다. 하나 이상의 얕은 트렌치 격리(shallow trench isolation; STI) 영역(204) 또는 산화물로 충전된 트렌치가 기판(202) 내에 또는 상에 배치될 수 있다. 한 쌍의 워드 라인 트랜지스터(206)가 STI 영역(204) 사이에 위치될 수 있다. 워드 라인 트랜지스터(206)는 워드 라인으로서 동작하는 게이트(210)를 포함할 수 있다. 게이트(210)는 워드 라인 유전체 층(212)에 의해 기판(202)으로부터 분리된다. 워드 라인 트랜지스터(206)를 위한 소스/드레인 영역(214, 216)이 기판(202) 내에 또는 상에 형성될 수 있다. 제 2 금속 상호접속 층(118)의 금속 피처(217) 또는 금속 상호접속 구조물(218)의 다른 곳이 소스/드레인 영역(216)에 결합될 수 있고 소스 라인으로서 동작할 수 있다. 하부 전극(115)은 비아(203)를 통해 소스/드레인 영역(214)에 결합될 수 있다. 제 4 금속 상호접속 층(138)의 금속 피처(139) 또는 메모리 셀(103) 위의 일부 다른 금속 상호접속 층은 비트 라인으로서 동작할 수 있다. IC 디바이스(101)의 메모리 셀(103)에 대한 예시된 제어 구조는 메모리 셀(103)을 접속시키고 동작시키는데 사용될 수 있는 다수의 가능한 제어 구조 중 하나이다. 본 개시에 따른 IC 디바이스는 제어 구조의 관점에서 제한되지 않는다.
금속 상호접속 구조물(218)은 BEOL(back-end-of-line) 프로세싱의 산물이다. 금속 상호접속 층(108, 118, 128, 138) 및 비아(102, 117, 133, 203)의 금속 피처(139, 217)는 구리, 알루미늄, 금, 텅스텐 등과 같은 금속으로 형성될 수 있다. 레벨간 유전체 층(135, 137)은 저-k 유전체 또는 극저-k 유전체일 수 있다. 저-k 유전체는 SiO2보다 작은 유전 상수를 갖는 재료이다. SiO2는 약 3.9의 유전 상수를 가진다. 저-k 유전체의 예는 탄소-도핑된 실리콘 이산화물, 불소-도핑된 실리콘 이산화물(또는 플루오르화 실리카 유리(FSG)로 지칭됨), 유기 폴리머 저-k 유전체, 및 다공성 실리케이트 유리와 같은 유기 실리케이트 유리(OSG)를 포함한다. 극저-k 유전체는 약 2.1 이하의 유전 상수를 갖는 재료이다. 극저-k 유전체 재료는 일반적으로 다공성 구조물로 형성된 저-k 유전체 재료이다. 다공성은 유효 유전 상수을 감소시킨다.
도 2는 IC 디바이스(101)의 또다른 부분의 단면도(200)를 예시한다. 단면도(200)는 2개의 RRAM 셀(103)을 포함하는 메모리 영역(121)의 부분과 메모리 영역(121) 외측의 주변 영역(123)의 부분을 포함한다. 단면도(200)는 제 3 금속 상호접속 층(128)과 제 4 금속 상호접속 층(129) 사이의 영역에 초점을 둔다.
도 3은 메모리 셀(103)의 상면도를 예시한다. 메모리 셀(103)의 층들은 정사각형 측면으로서 도시되어 있지만, 에지는 라운딩될 수 있다. 메모리 셀(103)은 동일하게 디스크 형상일 수 있거나 본 교시에 따른 또다른 형상을 가질 수 있다. 하부 전극 층(115), 스위칭 층(113), 활성 금속 층(111) 및 상부 전극 층(109)은 역전된 러시아 인형 세트와 같이 적층 및 중첩된다. 중첩은 하부 전극 층(115)이 스위칭 층(113)을 둘러싸고, 스위칭 층(113)이 활성 금속 층(111)을 둘러싸고, 활성 금속 층(111)이 상부 전극 층(109)을 둘러싸도록 하는 것이다. 각각의 둘러싸는 층은 그것을 둘러싸는 층들을 내포하도록 구부러진다. 이들 층의 에지는 모두 메모리 셀(103)의 상부에서 평면으로 종결된다. 이 구조는 에지를 정의하는 평탄화 프로세스의 결과이다.
메모리 셀(103)의 면적은 하부로부터의 기여 및 측부로부터의 기여를 포함한다. 메모리 셀(103)을 가파른 측면(steep-sided)으로 만들어 주어진 풋프린트 크기에 대한 전체 면적을 증가시킨다. 메모리 셀(103)의 측부와 계면 층(131)의 상부 사이의 각도(120)(도 2 참조)는 45도보다 클 수 있다. 이들 교시 중 일부에서, 각도(120)는 60도보다 크다. 이들 교시 중 일부에서, 각도(120)는 75도보다 크다. 이들 교시 중 일부에서, 각도(120)는 90도보다 크다.
메모리 셀(103)은 임의의 적합한 치수를 가질 수 있다. 이들 교시 중 일부에서, 폭(105) 및 길이(141)는 25 nm 내지 1000 nm의 범위 내에 있다. 이들 교시 중 일부에서, 폭(105) 및 길이(141)는 50 nm 내지 500 nm의 범위 내에 있다. 이들 교시 중 일부에서, 메모리 셀(103)의 높이(107)는 25 nm 내지 1000 nm의 범위 내에 있다. 이들 교시 중 일부에서, 높이(107)는 50 nm 내지 250 nm의 범위 내에 있다. 이들 교시 중 일부에서, 높이(107)는 75 nm 내지 200 nm의 범위 내에 있고, 예를 들어 약 100 nm이다. 높이(107)는 에칭 정지 층(129)과 계면 층(131)의 결합된 두께보다 훨씬 클 수 있다.
측부의 기여는 메모리 셀(103)의 전체 면적에 대한 하부의 기여보다 크거나 비슷하다. 이들 교시 중 일부에서, 면적에 대한 측부의 기여는 면적에 대한 하부의 기여보다 크다. 이들 교시 중 일부에서, 측부의 기여는 하부의 기여보다 2배 이상 크다. 각도(120)가 90도에 가깝고 하부가 정사각형 측면인 경우, 하부의 기여에 대한 측부의 기여 비율은 폭(105)에 대한 높이(107)의 비율의 대략 4 배이다. 따라서, 이들 교시 중 일부에서 높이(107)는 폭(105)의 적어도 1/4이고, 이들 교시 중 일부에서 높이(107)는 폭(105)의 적어도 1/2이다.
메모리 셀(103)의 각각의 층은 다양한 조성을 갖는 복수의 층을 포함할 수 있다. 하부 전극 비아(117)는 티타늄 질화물 등 또는 다른 적합한 전도성 재료일 수 있다. 일부 예에서, 하부 전극 비아(117)의 두께는 약 250 Å 내지 약 500 Å의 범위 내에 있다. 확산 배리어 층은 하부 전극 비아(117)를 금속(127)으로부터 분리할 수 있다. 배리어 층은 예를 들어 탄탈륨 질화물 등일 수 있다. 일부 예에서, 배리어 층의 두께는 약 50 Å 내지 약 100 Å의 범위 내이다.
하부 전극 층(115)은 티타늄 질화물, 탄탈륨 질화물, 또는 이들의 조합 등과 같은 전도성 재료이다. 하부 전극 층(115)은 또한 티타늄, 탄탈륨, 백금, 금, 이리듐, 텅스텐, 니켈, 루테늄, 구리 등일 수 있다. 이들 교시 중 일부에서, 하부 전극 층(115)의 두께는 약 20 Å 내지 약 200 Å의 범위 내에 있다. 이들 교시 중 일부에서, 하부 전극 층(115)의 두께는 약 50 Å 내지 약 150 Å의 범위 내에 있다. 이러한 예시적인 두께는, 이후에 주어진 다른 예시적인 치수와 함께, 특정 제조 노드를 위한 것이다. 예시적인 치수는 다른 제조 노드에 비례하여 스케일링될 수 있다.
저항 스위칭 층(113)은 히스테리시스 효과를 통해 변화될 수 있는 저항을 갖는 유전체 층이다. 스위칭 층(113)은 전도성 브리지가 가역적으로 형성될 수 있는 유전체 층일 수 있다. 일부 예에서, 스위칭 층(113)은 금속 산화물이다. 일부 예들에서, 스위칭 층(113)은 고-k 유전체이다. 스위칭 층(113)은 예를 들어, 니켈 산화물, 탄탈륨 산화물, 탄탈륨 하프늄 산화물, 탄탈륨 알루미늄 산화물, 하프늄 산화물, 텅스텐 산화물, 지르코늄 산화물, 알루미늄 산화물, 스트론튬 티타늄 산화물 등일 수 있다. 이들 교시 중 일부에서, 스위칭 층(113)의 두께는 약 20 Å 내지 약 100 Å의 범위 내에 있다. 이들 교시 중 일부에서, 스위칭 층(113)의 두께는 약 30 Å 내지 약 70 Å의 범위 내에 있다.
메모리 유형에 따라, 메모리 셀(103)은 저항 스위칭을 용이하게 하는 활성 금속 층(115)을 포함할 수 있다. 활성 금속 층(115)은 저항 스위칭 기능을 촉진하기 위해 교호로 이온을 제공하고 흡수하는 금속일 수 있다. 일부 실시예에서, 활성 금속 층(115)은 산소 농도가 비교적 낮은 금속 또는 금속 산화물이다. 활성 금속 층(115)에 적합할 수 있는 금속의 예는 티타늄, 하프늄, 백금, 알루미늄, 은, 금, 구리 등을 포함한다. 이들 교시 중 일부에서, 활성 금속 층(115)의 두께는 약 20 Å 내지 약 100 Å의 범위 내에 있다. 이들 교시 중 일부에서, 활성 금속 층(115)의 두께는 약 30 Å 내지 약 70 Å의 범위 내에 있다.
상부 전극 층(109)이 저항 스위칭 유전체(113) 위에 배열된다. 상부 전극 층(109)은 텅스텐 등의 라이너를 포함할 수 있다. 상부 전극 층(109)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등과 같은 금속 또는 금속 화합물의 하나 이상의 층을 포함할 수 있다. 이들 교시 중 일부에서, 상부 전극 층(109)의 두께는 약 100 Å 내지 약 400 Å의 범위 내에 있다. 이들 교시 중 일부에서, 상부 전극 층(109)의 두께는 약 150 Å 내지 약 350 Å의 범위 내에 있다. 상부 전극 층(109)은 메모리 셀(103)이 형성되는 유전체(135)의 개구부의 충전을 완료하기에 충분히 두꺼울 수 있다.
메모리 셀(103)의 동작 동안, 상부 전극 층(109)과 하부 전극 층(115) 사이에 전압이 인가된다. 인가된 전압에 따라, 전압은 메모리 셀(103)이 저 저항 상태에 있는지 또는 고 저항 상태에 있는지를 평가하거나, 또는 메모리 셀(103)을 고 저항 상태 또는 저 저항 상태로 위치시키는데 사용될 수 있다. 메모리 셀(103)은 임의의 유형의 저항 스위칭 랜덤 액세스 메모리일 수 있다. 저항 스위칭 랜덤 액세스 메모리의 예로는, 제한없이, 자기 저항 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM), 강유전성 랜덤 액세스 메모리(ferroelectric random access memory; FRAM), 상 변화 메모리(phase-change memory; PCM), 산소 변위 메모리(oxygen displacement memory; OxRAM), 전도성 브리징 랜덤 액세스 메모리(conductive bridging random access memory; CBRAM), 탄소 나노튜브 랜덤 액세스 메모리(carbon nanotube random access memory; NRAM) 등을 포함한다. 메모리 셀(103)을 위한 층의 수, 층 두께 및 층 조성은 그에 따라 변할 수 있다.
도 4 내지 도 13은 본 개시의 프로세스에 따른 다양한 제조 단계에서의 본 개시에 따른 집적 회로 디바이스를 예시하는 일련의 단면도(400-1300)를 제공한다. 도 4 내지 도 13은 일련의 동작과 관련하여 설명되며, 동작의 순서는 일부 경우에 변경될 수 있으며 이 일련의 동작은 도시된 것 이외의 구조에 적용가능하다는 것이 인지될 것이다. 일부 실시예에서, 이들 동작 중 일부는 전체 또는 일부 생략될 수 있다. 또한, 도 4 내지 도 13은 일련의 동작들과 관련하여 설명되며, 도 4 내지 도 13에 도시된 구조가 제조 방법에 제한되지 않고 그 보다는 방법과 분리된 구조로서 단독으로 존재할 수 있다는 것이 인지될 것이다.
도 4는 제 3 금속 상호접 층(128)을 형성한 후의 IC 디바이스의 단면도(400)를 예시한다. 제 3 금속 상호접속 층(128)은 임의의 적합한 프로세스에 의해 형성될 수 있다. 적합한 프로세스의 예는 다마신 및 이중 다마신 프로세스을 포함한다.
도 5의 단면도(500)에 의해 도시된 바와 같이, 에칭 정지 층(129) 및 계면 층(131)은 제 3 금속 상호접속 층(128) 위에 형성된다. 에칭 정지 층(129)은 예를 들어 실리콘 탄화물(SiC)일 수 있다. 계면 층(131)은 예를 들어 실리콘 이산화물(SiO2)일 수 있다. 이들 층은 또한 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC) 등과 같은 다른 유전체이거나 이를 포함할 수 있다. 에칭 정지 층(129) 및 계면 층(131)의 결합된 두께는 150 내지 600 Å의 범위 내에 있을 수 있다. 일부 실시예에 있어서, 에칭 정지 층(129) 및 계면 층(131)의 결합된 두께는 250 내지 500 Å의 범위 내이다. 일부 실시예에 있어서, 에칭 정지 층(129) 및 계면 층(131)의 결합된 두께는 400 Å 미만, 예를 들어 300 Å이다. 에칭 정지 층(129) 및 계면 층(131)은 임의의 적합한 프로세스 또는 프로세스의 조합에 의해 형성될 수 있다.
도 6의 단면도(600)에 의해 도시된 바와 같이, 에칭 정지 층(129) 및 계면 층(131) 위에 마스크(603)가 형성되어, 에칭 정지 층(129) 및 계면 층(131)을 통해 개구부(601)를 형성하는데 사용될 수 있다. 개구부(601)가 금속 상호접속 층(128)에서 금속 피처(127) 위에 위치결정된다. 마스크(603)는 포토리소그래피를 사용하여 패터닝된 포토레지스트 마스크일 수 있다. 개구부(601)는 임의의 적합한 에칭 프로세스, 예를 들어 플라즈마 에칭을 사용하여 형성될 수 있다. 개구부(601)의 폭(605)은 10 nm 내지 100 nm의 범위 내일 수 있다. 일부 실시예에서, 폭(605)은 45 nm 내지 100 nm의 범위 내, 예를 들어 50 nm이다. 일부 실시예에서, 개구부(601)의 종횡비[에칭 정지 층(129) 및 계면 층(131)의 폭(605) 대 결합된 두께의 비)는 1:1 내지 4:1의 범위 내이다. 일부 실시예에서, 개구부(601)의 종횡비는 1.5:1 내지 3:1의 범위 내, 예를 들어 5:3이다.
도 7의 단면도(700)에 의해 도시된 바와 같이, 마스크(603)는 박리될 수 있고 재료 층(701)이 퇴적되어 개구부(601)를 전도성 재료로 충전할 수 있다. 도 8의 단면도(800)에 의해 도시된 바와 같이, 재료 층(701)은 비아(117)를 형성하도록 평탄화될 수 있다. 앞서 언급한 바와 같이, 확산 배리어 층은 재료 층(701)의 벌크 전에 퇴적될 수 있다. 재료 층(701)은 임의의 적합한 성장 또는 퇴적 프로세스에 의해 형성될 수 있다. 평탄화 프로세스는 화학 기계적 연마(chemical mechanical polish; CMP) 또는 임의의 다른 적합한 평탄화 프로세스일 수 있다.
도 9의 단면도(900)에 의해 도시된 바와 같이, 레벨간 유전체 층(135)은 에칭 정지 층(129), 계면 층(131) 및 비아(117) 위에 형성된다. 레벨간 유전체(135)는 임의의 적합한 프로세스에 의해 형성된 저-k 또는 극저-k 유전체일 수 있다. 이들 교시 중 일부에서, 레벨간 유전체 층(135)의 두께는 25 nm 내지 1000 nm의 범위 내에 있다. 이들 교시 중 일부에서, 레벨간 유전체 층(135)의 두께는 50 nm 내지 250 nm의 범위 내에 있다. 이들 교시 중 일부에서, 레벨간 유전체 층(135)의 두께는 75 nm 내지 200 nm의 범위 내, 예를 들어 약 100 nm이다. 레벨간 유전체 층(135)의 두께는 에칭 정지 층(129)과 계면 층(131)의 결합된 두께보다 훨씬 클 수 있다.
도 10의 단면도(1000)에 의해 도시된 바와 같이, 마스크(1003)는 레벨간 유전체 층(135) 위에 형성될 수 있고 레벨간 유전체 층(135)을 통해 개구부(1001)를 형성하는데 사용될 수 있다. 개구부(1001)는 비아(117) 위에 위치결정된다. 마스크(1003)는 포토리소그래피를 사용하여 패터닝된 포토레지스트 마스크일 수 있다. 개구부(1001)는 임의의 적합한 습직 또는 건식 에칭 프로세스, 예를 들어 플라즈마 에칭을 사용하여 형성될 수 있다. 가파른 측벽을 갖는 개구부(1001)를 제공하기 위해 플라즈마 에칭 프로세스가 사용될 수 있다. 개구부(1001)의 폭(1005)은 25 nm 내지 1000 nm의 범위 내일 수 있다. 이들 교시 중 일부에서, 개구부(1001)의 폭(1005)은 50 nm 내지 500 nm의 범위 내에 있다.
도 11의 단면도(1100)에 의해 도시된 바와 같이, 마스크(1003)는 박리될 수 있고, RRAM 셀 스택(1101)의 층들은 도 10의 단면도(1000)에 의해 예시된 구조물의 표면 위에 컨포멀하게 퇴적될 수 있다. 이 예에서, RRAM 셀 스택(1101)은 하부 전극 층(115), 스위칭 층(113), 활성 금속 층(111) 및 상부 전극 층(109)을 포함한다. 상부 전극 층(109)인 최상부 층을 제외한 이들 층들의 결합된 두께는 개구부(1001)(도 10 참조)의 깊이 및 레벨간 유전체 층(135)의 두께보다 작고, 그에 의해 도 12의 단면도(1200)에 의해 도시된 평탄화는 복수의 메모리 셀(103)을 형성한다. 이들 교시 중 일부에서, 상부 전극 층(109)은 RRAM 셀 스택(1101)이 개구부(1001)를 완전히 충전하는 충분한 두께로 형성된다. 평탄화 프로세스는 예를 들어 CMP일 수 있다. 하부 전극 층(115), 스위칭 층(113), 활성 금속 층(111) 및 상부 전극 층(109)은 임의의 적합한 프로세스 또는 프로세스들의 조합에 의해 형성될 수 있다. 이들 교시 중 일부에서, 스위칭 층(113)은 플라즈마 강화 원자 층 증착과 같은 원자 층 증착 프로세스에 의해 형성되며, 이에 의해 스위칭 층(113)은 메모리 셀(103)의 하부 및 측부 부분에 걸쳐 균일한 두께를 가진다.
도 13의 단면도(1300)에 의해 예시된 바와 같이, 레벨간 유전체 층(137)은 도 12의 단면도(1200)에 의해 예시된 구조물 위에 형성된다. 레벨간 유전체 층(137)은 레벨간 유전체 층(135)과 동일한 재료일 수 있다. 이들 교시 중 일부에서, 레벨간 유전체 층(137)의 두께는 레벨간 유전체 층(135)의 두께보다 작다. 이들 교시 중 일부에서, 레벨간 유전체 층(135)의 두께는 에칭 정지 층(129), 계면 층(131), 레벨간 유전체 층(135) 및 레벨간 유전체 층(137)의 결합된 두께, 또는 메모리 셀(103) 바로 위의 금속 상호접속 층으로부터 메모리 셀(103) 바로 아래의 금속 상호접속 층의 층 공간의 어떠한 조합의 절반 이상이다.
도 14는 본 개시에 따른 집적 회로 디바이스를 생성하는데 사용될 수 있는 본 개시의 일부 양상에 따른 프로세스(1400)의 흐름도를 제공한다. 프로세스(1400)는 일련의 동작들 또는 이벤트들로서 여기서 예시되고 설명되지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 제한적인 의미로서 해석되어서는 안된다고 인지될 것이다. 예를 들어, 일부 동작들은 본 명세서에서 도시 및/또는 설명된 것 이외의 다른 동작들 또는 이벤트들과 함께 상이한 순서로 및/또는 동시에 발생할 수 있다. 추가적으로, 여기서의 설명의 하나 이상의 양상들 또는 실시예들을 구현하기 위해 도시된 동작들 모두가 필요한 것은 아닐 수 있다. 또한, 여기서 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
프로세스(1400)는, 도 4의 단면도(400)에 의해 도시된 바과 같은 구조물을 생성하기 위한 FEOL(front-end-of-line) 프로세싱 및 몇몇 제 1 금속 상호접속 층의 형성을 수행하는, 동작(1401)으로 시작한다. 프로세스(1400)는 도 5의 단면도(500)에 의해 도시된 바과 같은 구조물을 생성하기 위한 에칭 정지 층(129) 및 계면 층(131)을 증착하는 동작(1403)으로 계속된다.
동작(1405)은 도 6의 단면도(600)에 의해 도시된 바와 같이 하부 전극 비아(117)를 위한 계면 층(131) 및 에칭 정지 층(129) 내의 개구부(601)를 패터닝하기 위해 마스크(603)를 형성 및 패터닝하는 것이다. 동작(1407)은 도 6의 단면도(600)에 의해 또한 도시된, 계면 층(131) 및 에칭 정지 층(129) 내의 개구부(601)를 패터닝하는 것이다.
동작(1409)은 도 7의 단면도(700)에 의해 도시된 바와 같이 개구부(601)를 충전하기 위해 재료 층(701)을 퇴적하는 것이다. 동작(1411)은 도 8의 단면도(800)에 의해 도시된 바와 같이 개구부(601) 외측에 놓인 재료 층(701)을 제거하여 비아(117)를 형성하도록 평탄화하는 것이다.
동작(1413)은 도 9의 단면도(900)에 의해 도시된 바와 같이 비아(701) 위에 레벨간 유전체 층(135)을 퇴적하는 것이다. 동작(1415)은 도 10의 단면도(1000)에 의해 도시된 바와 같이 레벨간 유전체 층(135) 위에 마스크(1003)를 형성하고 레벨간 유전체 층(135)을 통해 RRAM 셀(103)을 위한 개구부(1001)를 에칭하는 것이다.
동작(1417)은 도 11의 단면도(1100)에 의해 도시된 바와 같이 개구부(1001) 위에 RRAM 셀 스택(1101)을 퇴적하는 것이다. RRAM 셀 스택(1101)은 하부 전극 층(115), 스위칭 층(113), 활성 금속 층(111) 및 상부 전극 층(109)을 포함할 수 있다. 도 11의 단면도(1100)에 의해 도시된 바와 같이, 적어도 하부 전극 층(115), 스위칭 층(113) 및 활성 금속층(111)은 개구부(1001)의 형상에 대해 컨포멀하게 퇴적된다.
동작(1419)은 도 12의 단면도(1200)에 의해 도시된 바와 같이 개구부(1001) 외측에 놓인 RRAM 셀 스택(1101)의 부분을 제거하여 RRAM 셀(103)을 형성하도록 평탄화하는 것이다. 단면도(1200)에 의해 도시된 바와 같이, 평탄화 프로세스는 RRAM 셀(103)의 에지를 정의하고 RRAM 셀의 에지를 모두 단일 평면으로 정렬된 채로 둘 수 있다.
동작(1421)은 도 13의 단면도(1300)에 의해 도시된 바와 같이 RRAM 셀(103) 위에 레벨간 유전체 층(137)을 퇴적하는 것이다. 동작(1423)은 도 2의 단면도(200)에 의해 도시된 바와 같이, 메모리 영역(121)에서 레벨간 유전체 층(137)을 통해 그 내부에 있는 개구부, 및 주변 영역(123)에서 레벨간 유전체 층(137) 및 레벨간 유전체 층(135)을 통해 그 내부에 있는 개구부를 형성하고, 이들 개구부를 금속으로 충전하여 제 4 금속 상호접속 층(138) 및 제 4 금속 상호접속 층(138)을 상부 전극 층(109) 및 제 3 금속 상호접속 층(128)에 연결하는 비아(102 및 133)를 형성하는 것이다. 동작(1425)은 BEOL 프로세싱 및 IC 디바이스(101)의 형성을 완료하기 위한 추가의 프로세싱이다.
본 교시의 일부 양상은, 기판, 기판 위에 형성된 금속 상호접속 구조물, 및 금속 상호접속 구조물 내의 저항 스위칭 랜덤 액세스 메모리(RRAM) 셀을 포함하는 집적 회로(IC) 디바이스에 관한 것이다. RRAM 셀은 하부 전극 층, 스위칭 층, 및 상부 전극 층을 가진다. 하부 전극 층이 구부러짐으로써 하부 전극 층의 상부는 기판 위에 상부 전극 층의 상부와 동일한 높이를 가진다.
본 교시의 일부 양상은, 기판, 기판 위에 형성된 금속 상호접속 구조물, 및 금속 상호접속 구조물 내의 저항 스위칭 랜덤 액세스 메모리(RRAM) 셀을 포함하는 집적 회로(IC) 디바이스에 관한 것이다. RRAM 셀은 하부 전극 층, 스위칭 층, 및 상부 전극 층을 가진다. RRAM 셀이 구부러짐으로써 RRAM 셀의 에지는 표면에 평행한 평면에 정렬된다.
본 교시의 일부 양상은, 기판, 기판 위에 형성된 금속 상호접속 구조물, 및 금속 상호접속 구조물 내의 저항 스위칭 랜덤 액세스 메모리(RRAM) 셀을 포함하는 집적 회로(IC) 디바이스에 관한 것이다. RRAM 셀은 하부 전극 층, 유전체 층, 및 상부 전극 층을 가지며, 표면에 평행한 평면에 놓인 에지를 가진다.
본 교시의 일부 양상은, 기판, 기판 위에 형성된 금속 상호접속 구조물, 및 금속 상호접속 구조물 내의 저항 스위칭 랜덤 액세스 메모리(RRAM) 셀을 포함하는 집적 회로(IC) 디바이스에 관한 것이다. RRAM 셀은 하부 전극 층, 스위칭 층, 및 상부 전극 층을 가진다. 층은 평면에서 폐쇄 루프를 형성하는 에지에서 종결하도록 구부러진다.
본 교시의 일부 양상은, 기판, 기판 위에 형성된 금속 상호접속 구조물, 및 금속 상호접속 구조물 내의 저항 스위칭 랜덤 액세스 메모리(RRAM) 셀을 포함하는 집적 회로(IC) 디바이스에 관한 것이다. RRAM 셀은 하부 전극 층, 스위칭 층, 및 상부 전극 층을 가진다. 하부 전극 층은 RRAM 유전체 층을 내포하도록 구부러진다.
본 교시의 일부 양상은 집적 회로(IC)를 제조하는 방법에 관한 것이다. 상기 방법은, 반도체 기판 위에 금속 상호접속 층을 형성하는 단계, 금속 상호접속 층 위에 유전체 층을 형성하는 단계, 유전체 층 내에 개구부를 형성하는 단계, 개구부 위에 저항 스위칭 랜덤 액세스 메모리(RRAM) 셀 스택을 형성하는 단계, 및
RRAM 셀 스택을 평탄화하여 개구부 내에 RRAM 셀을 형성하는 단계를 포함한다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
1. 집적 회로(integrated circuit; IC) 디바이스에 있어서,
표면을 갖는 기판;
상기 표면 위에 형성된 금속 상호접속 구조물; 및
상기 금속 상호접속 구조물 내에 형성된 저항 스위칭 랜덤 액세스 메모리(resistance switching random access memory; RRAM) 셀로서, 하부 전극 층, 상부 전극 층, 및 상기 하부 전극 층과 상기 상부 전극 층 사이의 스위칭 층을 포함하는, 상기 RRAM 셀
을 포함하고,
상기 상부 전극 층의 상부 및 상기 하부 전극 층의 상부는 상기 기판 위에서 동등한 높이를 가지는 것인, IC 디바이스.
2. 제 1 항에 있어서,
상기 RRAM 셀은 상기 하부 전극 층, 상기 스위칭 층 및, 상기 상부 전극 층을 포함하는 에지를 가지며,
상기 에지는 모두 평면에 놓이는 것인, IC 디바이스.
3. 제 2 항에 있어서,
상기 평면은 상기 표면에 평행한 것인, IC 디바이스.
4. 제 1 항에 있어서,
상기 하부 전극 층 및 상기 스위칭 층은 평면에 정렬된 폐쇄 루프를 형성하는 에지에서 종결되는 것인, IC 디바이스.
5. 제 1 항에 있어서,
상기 하부 전극 층은 상기 스위칭 층을 내포(encompass)하는 것인, IC 디바이스.
6. 제 5 항에 있어서,
상기 스위칭 층은 상기 상부 전극 층을 내포하는 것인, IC 디바이스.
7. 제 1 항에 있어서,
상기 하부 전극 층은 저 k 유전체 층에 의해 둘러싸인 것인, IC 디바이스.
8. 제 1 항에 있어서,
상기 하부 전극 층은 극저 k 유전체 층에 의해 둘러싸인 것인, IC 디바이스.
9. 제 1 항에 있어서,
상기 RRAM 셀은 폭 및 높이를 가지고,
상기 높이는 적어도 상기 폭의 절반인 것인, IC 디바이스.
10. 집적 회로(integrated circuit; IC) 디바이스에 있어서,
표면을 갖는 기판;
상기 표면 위에 형성된 금속 상호접속 구조물; 및
상기 금속 상호접속 구조물 내에 형성된 저항 스위칭 랜덤 액세스 메모리(resistance switching random access memory; RRAM) 셀로서, 하부 전극 층, 상부 전극 층, 및 상기 하부 전극 층과 상기 상부 전극 층 사이의 스위칭 층을 포함하는, 상기 RRAM 셀
을 포함하고,
상기 RRAM 셀은 상기 하부 전극 층, 상기 스위칭 층, 및 상기 상부 전극 층을 포함하는 에지를 가지며,
상기 RRAM 셀이 구부러짐으로써 상기 에지는 모두 평면에 놓이는 것인, IC 디바이스.
11. 제 10 항에 있어서,
상기 평면은 상기 표면에 평행한 것인, IC 디바이스.
12. 제 10 항에 있어서,
상기 하부 전극 층의 에지는 상기 평면에서 폐쇄 루프를 형성하는 것인, IC 디바이스.
13. 제 10 항에 있어서,
상기 하부 전극 층은 상기 스위칭 층 및 상기 상부 전극 층을 내포하는 것인, IC 디바이스.
14. 제 10 항에 있어서,
상기 하부 전극 층은 저 k 유전체의 행렬로 배치되는 것인, IC 디바이스.
15. 제 10 항에 있어서,
상기 RRAM은 하부 면적 및 측부 면적을 포함한 면적을 가지며,
상기 측부 면적은 상기 하부 면적보다 큰 것인, IC 디바이스.
16. 집적 회로(integrated circuit; IC) 디바이스를 제조하는 방법에 있어서,
반도체 기판 위에 금속 상호접속 층을 형성하는 단계;
상기 금속 상호접속 층 위에 유전체 층을 형성하는 단계;
상기 유전체 층 내에 개구부를 형성하는 단계;
상기 개구부 위에 저항 스위칭 랜덤 액세스 메모리(resistance switching random access memory; RRAM) 셀 스택을 형성하는 단계; 및
상기 RRAM 셀 스택을 평탄화하여 상기 개구부 내에 RRAM 셀을 형성하는 단계
를 포함하는, IC 디바이스 제조 방법.
17. 제 16 항에 있어서,
상기 유전체 층은 저 k 유전체 층인 것인, IC 디바이스 제조 방법.
18. 제 17 항에 있어서,
상기 저 k 유전체 층을 형성하기 전에, 상기 금속 상호접속 층 위에 에칭 정지 층을 형성하는 단계;
상기 에칭 정지 층 내에 비아 개구부를 형성하는 단계; 및
상기 RRAM 셀을 위한 하부 전극 비아를 형성하기 위해 상기 비아 개구부를 금속으로 충전하는 단계
를 더 포함하는, IC 디바이스 제조 방법.
19. 제 16 항에 있어서,
상기 개구부는 폭 및 높이를 가지고,
상기 높이는 적어도 상기 폭의 절반인 것인, IC 디바이스 제조 방법.
20. 제 16 항에 있어서,
상기 RRAM 셀을 형성하는 단계는 하부 전극 층, 스위칭 층, 및 상부 전극 층을 연속적으로 형성하는 단계를 포함하고,
상기 하부 전극 층 및 상기 스위칭 층을 형성하는 것은 상기 개구부를 부분적으로 충전한 채로 두고,
상기 상부 전극 층을 형성하는 것은 상기 개구부를 충전하는 것인, IC 디바이스 제조 방법.
Claims (10)
- 집적 회로(integrated circuit; IC) 디바이스에 있어서,
표면을 갖는 기판;
상기 표면 위에 형성된 금속 상호접속 구조물;
상기 금속 상호접속 구조물 내에 형성된 저항 스위칭 랜덤 액세스 메모리(resistance switching random access memory; RRAM) 셀 - 상기 RRAM 셀은 하부 전극 층, 상부 전극 층, 및 상기 하부 전극 층과 상기 상부 전극 층 사이의 스위칭 층을 포함함 - ;
상기 하부 전극 층 아래에 그리고 상기 표면 위에 있는 에칭 정지 또는 계면 층; 및
상기 하부 전극 층 바로 아래에 있고, 상기 에칭 정지 또는 계면 층에 의해 둘러싸인 하부 전극 비아
를 포함하고,
상기 상부 전극 층의 상부 및 상기 하부 전극 층의 상부는 상기 기판 위에서 동등한 높이를 가지는 것인, IC 디바이스. - 제 1 항에 있어서,
상기 RRAM 셀은 상기 하부 전극 층, 상기 스위칭 층 및, 상기 상부 전극 층을 포함하는 에지를 가지며,
상기 에지는 모두 평면에 놓이는 것인, IC 디바이스. - 제 2 항에 있어서,
상기 평면은 상기 표면에 평행한 것인, IC 디바이스. - 제 1 항에 있어서,
상기 하부 전극 층 및 상기 스위칭 층은 평면에 정렬된 폐쇄 루프를 형성하는 에지에서 종결되는 것인, IC 디바이스. - 제 1 항에 있어서,
상기 하부 전극 층은 상기 스위칭 층을 내포(encompass)하는 것인, IC 디바이스. - 제 1 항에 있어서,
상기 하부 전극 층은 저 k 유전체 층 또는 극저 k 유전체 층에 의해 둘러싸인 것인, IC 디바이스. - 제 1 항에 있어서,
상기 RRAM 셀은 폭 및 높이를 가지고,
상기 높이는 적어도 상기 폭의 절반인 것인, IC 디바이스. - 집적 회로(IC) 디바이스에 있어서,
표면을 갖는 기판;
상기 표면 위에 형성된 금속 상호접속 구조물;
상기 금속 상호접속 구조물 내에 형성된 저항 스위칭 랜덤 액세스 메모리(RRAM) 셀 - 상기 RRAM 셀은 하부 전극 층, 상부 전극 층, 및 상기 하부 전극 층과 상기 상부 전극 층 사이의 스위칭 층을 포함함 - ;
상기 하부 전극 층 아래에 그리고 상기 표면 위에 있는 에칭 정지 또는 계면 층; 및
상기 하부 전극 층 바로 아래에 있고, 상기 에칭 정지 또는 계면 층에 의해 둘러싸인 하부 전극 비아
를 포함하고,
상기 RRAM 셀은 상기 하부 전극 층, 상기 스위칭 층, 및 상기 상부 전극 층을 포함하는 에지를 가지며,
상기 RRAM 셀이 구부러짐으로써 상기 에지는 모두 평면에 놓이는 것인, IC 디바이스. - 집적 회로(IC) 디바이스를 제조하는 방법에 있어서,
반도체 기판 위에 금속 상호접속 층을 형성하는 단계;
상기 금속 상호접속 층 위에 유전체 층을 형성하는 단계 - 상기 유전체 층은 저 k 유전체 층임 - ;
상기 유전체 층 내에 개구부를 형성하는 단계;
상기 개구부 위에 저항 스위칭 랜덤 액세스 메모리(RRAM) 셀 스택을 형성하는 단계; 및
상기 RRAM 셀 스택을 평탄화하여 상기 개구부 내에 RRAM 셀을 형성하는 단계
를 포함하고,
상기 방법은,
상기 저 k 유전체 층을 형성하기 전에, 상기 금속 상호접속 층 위에 에칭 정지 층을 형성하는 단계;
상기 에칭 정지 층 내에 비아 개구부를 형성하는 단계; 및
상기 RRAM 셀을 위한 하부 전극 비아를 형성하기 위해 상기 비아 개구부를 금속으로 충전하는 단계
를 더 포함하는, IC 디바이스를 제조하는 방법. - 삭제
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201962879626P | 2019-07-29 | 2019-07-29 | |
| US62/879,626 | 2019-07-29 | ||
| US16/575,663 US11088203B2 (en) | 2019-07-29 | 2019-09-19 | 3D RRAM cell structure for reducing forming and set voltages |
| US16/575,663 | 2019-09-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210014555A KR20210014555A (ko) | 2021-02-09 |
| KR102342467B1 true KR102342467B1 (ko) | 2021-12-27 |
Family
ID=74165563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190168109A KR102342467B1 (ko) | 2019-07-29 | 2019-12-16 | 포밍 및 세트 전압을 감소시키기 위한 3d rram 셀 구조물 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US11088203B2 (ko) |
| KR (1) | KR102342467B1 (ko) |
| CN (1) | CN112310281A (ko) |
| DE (1) | DE102019127131A1 (ko) |
| TW (1) | TWI730786B (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10276794B1 (en) | 2017-10-31 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and fabrication method thereof |
| US11196000B2 (en) * | 2019-11-01 | 2021-12-07 | International Business Machines Corporation | Low forming voltage non-volatile memory (NVM) |
| CN113192929B (zh) * | 2020-01-14 | 2023-07-25 | 联华电子股份有限公司 | 电阻式存储器结构及其制作方法 |
| US12010932B2 (en) * | 2021-06-08 | 2024-06-11 | Microchip Technology Incorporated | Resistive random access memory (RRAM) cells and methods of construction |
| US20220399402A1 (en) * | 2021-06-09 | 2022-12-15 | Microchip Technology Incorporated | Carbon nanotube (cnt) memory cell element and methods of construction |
| US20230013102A1 (en) * | 2021-07-16 | 2023-01-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device structure and methods of forming the same |
| CN113764419B (zh) * | 2021-09-09 | 2023-09-05 | 福建省晋华集成电路有限公司 | 半导体装置及其形成方法 |
| CN114267787A (zh) * | 2021-12-22 | 2022-04-01 | 厦门半导体工业技术研发有限公司 | 一种半导体器件及其制造方法 |
| US12004435B2 (en) | 2022-06-01 | 2024-06-04 | International Business Machines Corporation | Tunable resistive random access memory cell |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085204A (ja) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US7791925B2 (en) | 2008-10-31 | 2010-09-07 | Seagate Technology, Llc | Structures for resistive random access memory cells |
| US8896096B2 (en) * | 2012-07-19 | 2014-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process-compatible decoupling capacitor and method for making the same |
| US9040951B2 (en) | 2013-08-30 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistance variable memory structure and method of forming the same |
| US9172036B2 (en) * | 2013-11-22 | 2015-10-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Top electrode blocking layer for RRAM device |
| US10439134B2 (en) | 2014-03-25 | 2019-10-08 | Intel Corporation | Techniques for forming non-planar resistive memory cells |
| US9847481B2 (en) | 2015-10-27 | 2017-12-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal landing on top electrode of RRAM |
| US9553265B1 (en) | 2016-01-14 | 2017-01-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | RRAM device with data storage layer having increased height |
| US9972771B2 (en) * | 2016-03-24 | 2018-05-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | MRAM devices and methods of forming the same |
| WO2018004697A1 (en) | 2016-07-01 | 2018-01-04 | Intel Corporation | Dual layer metal oxide rram devices and methods of fabrication |
| US10163651B1 (en) * | 2017-09-28 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and method to expose memory cells with different sizes |
| US10686129B2 (en) * | 2017-11-29 | 2020-06-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Resistive random access memory device |
-
2019
- 2019-09-19 US US16/575,663 patent/US11088203B2/en active Active
- 2019-10-09 DE DE102019127131.2A patent/DE102019127131A1/de active Pending
- 2019-12-16 KR KR1020190168109A patent/KR102342467B1/ko active IP Right Grant
-
2020
- 2020-05-25 CN CN202010448203.2A patent/CN112310281A/zh active Pending
- 2020-05-27 TW TW109117723A patent/TWI730786B/zh active
-
2021
- 2021-08-03 US US17/392,760 patent/US11751406B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US11751406B2 (en) | 2023-09-05 |
| TW202119612A (zh) | 2021-05-16 |
| TWI730786B (zh) | 2021-06-11 |
| KR20210014555A (ko) | 2021-02-09 |
| US20210366987A1 (en) | 2021-11-25 |
| US20210036057A1 (en) | 2021-02-04 |
| CN112310281A (zh) | 2021-02-02 |
| DE102019127131A1 (de) | 2021-02-04 |
| US11088203B2 (en) | 2021-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102342467B1 (ko) | 포밍 및 세트 전압을 감소시키기 위한 3d rram 셀 구조물 | |
| US11944021B2 (en) | Metal landing on top electrode of RRAM | |
| US20210366988A1 (en) | Interconnect landing method for rram technology | |
| KR101893643B1 (ko) | 증가된 높이를 갖는 데이터 스토리지 층을 갖는 rram 디바이스 | |
| US11800818B2 (en) | Top electrode last scheme for memory cell to prevent metal redeposit | |
| US11785862B2 (en) | Via landing enhancement for memory device | |
| TWI776362B (zh) | 記憶體胞元及其製造方法 | |
| TW202008514A (zh) | 相變記憶體結構、記憶體器件與其形成方法 | |
| TW202109767A (zh) | 記憶胞、記憶體器件及用於形成記憶體器件的方法 | |
| CN114883249A (zh) | 制造集成电路器件的方法和集成电路器件 | |
| TWI721894B (zh) | 積體電路裝置與其製造方法 | |
| CN115000120A (zh) | 存储器阵列、半导体芯片与存储器阵列的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |