CN112051963A - 数据写入方法、存储器控制电路单元以及存储器存储装置 - Google Patents

数据写入方法、存储器控制电路单元以及存储器存储装置 Download PDF

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Abstract

数据写入方法、存储器控制电路单元以及存储器存储装置。所述方法包括：接收多个数据；使用多页程序化模式将所述多个数据分别写入至第一实体抹除单元中；以及使用单页程序化模式将所述多个数据中的至少一第一数据写入至第二实体抹除单元中；验证存储在第一实体抹除单元中的数据；以及当验证失败时，根据第一数据和前述多个数据使用多页程序化模式对第三实体抹除单元执行写入操作。

Description

数据写入方法、存储器控制电路单元以及存储器存储装置
技术领域
本发明涉及一种数据写入方法、存储器控制电路单元以及存储器存储装置。
背景技术
数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器(rewritable non-volatile memory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于可携式电子产品，例如笔记本电脑。固态硬盘就是一种以快闪存储器作为存储媒体的存储器存储装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。
依据每个存储单元可存储的比特数，反及(NAND)型快闪存储器可区分为单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器与三阶存储单元(Trinary Level Cell,TLC)NAND型快闪存储器，其中SLC NAND型快闪存储器的每个存储单元可存储1个比特的数据(即，“1”与“0”)，MLC NAND型快闪存储器的每个存储单元可存储2个比特的数据并且TLC NAND型快闪存储器的每个存储单元可存储3个比特的数据。
存储器管理电路可以使用单页程序化模式或多页程序化模式对可复写式非易失性存储器模块进行写入。以单页程序化模式来程序化的存储单元会用以存储1个比特数据。以多页程序化模式来程序化的存储单元会用以存储多个比特数据。
假设存储器管理电路预设是使用多页程序化模式将一写入指令的数据写入至可复写式非易失性存储器模块中。然而，相较于单页程序化模式来说，使用多页程序化模式所写入的数据的可靠度较低。换句话说，使用多页程序化模式所写入的数据可能发生写入失败，进而造成所写入的数据具有无法更正的错误比特。因此，在传统的方法中，当存储器管理电路预设是使用多页程序化模式将该写入指令的数据写入至可复写式非易失性存储器模块时，存储器管理电路还会使用单页程序化模式将对应于该写入指令的所有数据写入至可复写式非易失性存储器模块中的至少一个实体抹除单元。之后，存储器管理电路会对所有使用多页程序化模式写入的该写入指令的数据进行验证以判断是否在对某一个(或某些)实体程序化单元进行写入时发生写入失败。假设一实体程序化单元是使用多页程序化模式被写入一数据，当该实体程序化单元所存储的数据具有无法更正的错误比特时(即，发生写入失败)，存储器管理电路会利用先前使用单页程序化模式所写入的数据来进行数据的复原。也就是说，在前述的范例中，单页程序化模式是用于数据的复原与备份。
需注意的是，使用单页程序化模式将数据进行备份的过程会耗费时间以及可复写式非易失性存储器模块的空间。此外，存储器管理电路对所有使用多页程序化模式写入的该写入指令的数据进行验证以判断是否在对某一个(或某些)实体程序化单元进行写入时发生写入失败的操作也需耗费许多时间。
发明内容
本发明提供一种数据写入方法、存储器控制电路单元以及存储器存储装置，可以降低数据写入与验证所需的时间。
本发明提出一种数据写入方法，用于一可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元之中的每一个实体抹除单元具有多个实体程序化单元，所述数据写入方法包括：接收多个数据；使用一多页程序化模式将所述多个数据写入至所述多个实体抹除单元中的一第一实体抹除单元；使用一单页程序化模式将所述多个数据中的至少一第一数据写入至所述多个实体抹除单元中的一第二实体抹除单元；验证存储在所述第一实体抹除单元中的所述多个数据；以及当验证失败时，则根据所述第一数据和所述多个数据使用所述多页程序化模式对所述多个实体抹除单元之中的一第三实体抹除单元执行写入操作。
在本发明的一实施例中，所述第一实体抹除单元中用于存储所述第一数据的至少一第一实体程序化单元发生写入失败的机率高于所述第一实体抹除单元中其他实体程序化单元发生写入失败的机率。
在本发明的一实施例中，所述方法包括：验证存储在所述第一实体程序化单元中的数据；当所述第一实体程序化单元中的数据不存在无法更正的比特时，将所述第二实体抹除单元中用以存储所述第一数据的至少一第二实体程序化单元标记为无效；当所述第一实体程序化单元中的一第二数据存在无法更正的比特时，根据所述第一实体抹除单元中所述其他实体程序单元中的数据以及所述第二实体抹除单元中所述第二实体程序化单元中的数据使用所述多页程序化模式写入所述第三实体抹除单元。
在本发明的一实施例中，所述第一数据的数量为所述多个数据的数量的百分之三十。
在本发明的一实施例中，所述可复写式非易失性存储器模块包括n个字线，所述n个字线依照一顺序排列，所述n个字线之中同一条字线上的多个存储单元形成所述多个实体程序化单元的至少其中之一。其中所述多个存储单元中的多个第一存储单元形成所述第一实体程序化单元，所述多个第一存储单元位于所述n个字线中的至少一第一字线上，其中n为大于零的正整数。
在本发明的一实施例中，所述第一字线位在所述n个字线的第0～i个字线、第j～k个字线或第h～n-1个字线中。其中i、j、k、h分别为大于零的且为彼此互不连续的正整数，i小于j、j小于k、k小于h且h小于n。
在本发明的一实施例中，接收所述多个数据的步骤包括：接收所述主机***所下达的至少一写入指令，其中所述写入指令用以指示将所述多个数据写入至所述可复写式非易失性存储器模块；以及将所述多个数据暂存至一缓冲存储器中。
本发明提出一种存储器控制电路单元，用于控制一可复写式非易失性存储器模块，所述存储器控制电路单元包括：主机接口、存储器接口以及存储器管理电路。主机接口用以电性连接至主机***。存储器接口用以电性连接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元之中的每一个实体抹除单元具有多个实体程序化单元。存储器管理电路电性连接至所述主机接口以及所述存储器接口。所述存储器管理电路用以执行下述步骤：接收多个数据；使用一多页程序化模式将所述多个数据写入至所述多个实体抹除单元中的一第一实体抹除单元；使用一单页程序化模式将所述多个数据中的至少一第一数据写入至所述多个实体抹除单元中的一第二实体抹除单元；验证存储在所述第一实体抹除单元中的所述多个数据；以及当验证失败时，则根据所述第一数据和所述多个数据使用所述多页程序化模式对所述多个实体抹除单元之中的一第三实体抹除单元执行写入操作。
在本发明的一实施例中，所述第一实体抹除单元中用于存储所述第一数据的至少一第一实体程序化单元发生写入失败的机率高于所述第一实体抹除单元中其他实体程序化单元发生写入失败的机率。
在本发明的一实施例中，所述存储器管理电路更用以验证存储在所述第一实体程序化单元中的数据。当所述第一实体程序化单元中的数据不存在无法更正的比特时，所述存储器管理电路更用以将所述第二实体抹除单元中用以存储所述第一数据的至少一第二实体程序化单元标记为无效。当所述第一实体程序化单元中的一第二数据存在无法更正的比特时，所述存储器管理电路更用以根据所述第一实体抹除单元中所述其他实体程序单元中的数据以及所述第二实体抹除单元中所述第二实体程序化单元中的数据使用所述多页程序化模式写入所述第三实体抹除单元。
在本发明的一实施例中，所述第一数据的数量为所述多个数据的数量的百分之三十。
在本发明的一实施例中，所述可复写式非易失性存储器模块包括n个字线，所述n个字线依照一顺序排列，所述n个字线之中同一条字线上的多个存储单元形成所述多个实体程序化单元的至少其中之一。所述多个存储单元中的多个第一存储单元形成所述第一实体程序化单元，所述多个第一存储单元位于所述n个字线中的至少一第一字线上，其中n为大于零的正整数。
在本发明的一实施例中，所述第一字线位在所述n个字线的第0～i个字线、第j～k个字线或第h～n-1个字线中。其中i、j、k、h分别为大于零的且为彼此互不连续的正整数，i小于j、j小于k、k小于h且h小于n。
在本发明的一实施例中，在接收所述多个数据的运作中，所述存储器管理电路更用以接收所述主机***所下达的至少一写入指令，其中所述写入指令用以指示将所述多个数据写入至所述可复写式非易失性存储器模块。所述存储器管理电路更用以将所述多个数据暂存至一缓冲存储器中。
本发明提出一种存储器存储装置，包括：连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。连接接口单元用以电性连接至一主机***。所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元之中的每一个实体抹除单元具有多个实体程序化单元。存储器控制电路单元电性连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以执行下述运作：接收多个数据；使用一多页程序化模式将所述多个数据写入至所述多个实体抹除单元中的一第一实体抹除单元；使用一单页程序化模式将所述多个数据中的至少一第一数据写入至所述多个实体抹除单元中的一第二实体抹除单元；验证存储在所述第一实体抹除单元中的所述多个数据；以及当验证失败时，则根据所述第一数据和所述多个数据使用所述多页程序化模式对所述多个实体抹除单元之中的一第三实体抹除单元执行写入操作。
在本发明的一实施例中，所述第一实体抹除单元中用于存储所述第一数据的至少一第一实体程序化单元发生写入失败的机率高于所述第一实体抹除单元中其他实体程序化单元发生写入失败的机率。
在本发明的一实施例中，所述存储器控制电路单元更用以验证存储在所述第一实体程序化单元中的数据。当所述第一实体程序化单元中的数据不存在无法更正的比特时，所述存储器控制电路单元更用以将所述第二实体抹除单元中用以存储所述第一数据的至少一第二实体程序化单元标记为无效。当所述第一实体程序化单元中的一第二数据存在无法更正的比特时，所述存储器控制电路单元更用以根据所述第一实体抹除单元中所述其他实体程序单元中的数据以及所述第二实体抹除单元中所述第二实体程序化单元中的数据使用所述多页程序化模式写入所述第三实体抹除单元。
在本发明的一实施例中，所述第一数据的数量为所述多个数据的数量的百分之三十。
在本发明的一实施例中，所述可复写式非易失性存储器模块包括n个字线，所述n个字线依照一顺序排列，所述n个字线之中同一条字线上的多个存储单元形成所述多个实体程序化单元的至少其中之一。所述多个存储单元中的多个第一存储单元形成所述第一实体程序化单元，所述多个第一存储单元位于所述n个字线中的至少一第一字线上，其中n为大于零的正整数。
在本发明的一实施例中，所述第一字线位在所述n个字线的第0～i个字线、第j～k个字线或第h～n-1个字线中。其中i、j、k、h分别为大于零的且为彼此互不连续的正整数，i小于j、j小于k、k小于h且h小于n。
在本发明的一实施例中，在接收所述多个数据的运作中，所述存储器控制电路单元更用以接收所述主机***所下达的至少一写入指令，其中所述写入指令用以指示将所述多个数据写入至所述可复写式非易失性存储器模块。所述存储器控制电路单元更用以将所述多个数据暂存至一缓冲存储器中。
基于上述，本发明的数据写入方法、存储器控制电路单元以及存储器存储装置可以用于当预设是使用多页程序化模式写入时，仅需对一部分的数据进行备份，并且在验证使用多页程序化模式所写入的数据的过程中仅需对部分的实体程序化单元中的数据进行验证，藉此降低数据写入与验证所需的时间。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的另一范例实施例所示出的主机***、存储器存储装置及I/O装置的示意图；
图3是根据本发明的另一范例实施例所示出的主机***与存储器存储装置的示意图；
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；
图5A与图5B是根据本范例实施例所示出的存储单元存储架构与实体抹除单元的范例示意图；
图6A是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；
图6B是根据本发明的一范例实施例所示出的多框架编码的示意图；
图7与图8是根据一范例实施例所示出的管理实体抹除单元的范例示意图；
图9是根据一范例所示出的使用单页程序化模式将数据写入可复写式非易失性存储器模块的示意图；
图10是根据一范例所示出的使用多页程序化模式将数据写入可复写式非易失性存储器模块的示意图；
图11～图12是根据本发明一范例所示出的数据写入方法的范例的示意图；
图13是根据本发明一范例所示出的数据写入方法的流程图。
附图标号说明：
10：存储器存储装置
11：主机***
110：***总线
111：处理器
112：随机存取存储器
113：只读存储器
114：数据传输接口
12：输入/输出(I/O)装置
20：主机板
201：随身盘
202：存储卡
203：固态硬盘
204：无线存储器存储装置
205：全球定位***模块
206：网络接口卡
207：无线传输装置
208：键盘
209：屏幕
210：喇叭
32：SD卡
33：CF卡
34：嵌入式存储装置
341：嵌入式多媒体卡
342：嵌入式多芯片封装存储装置
402：连接接口单元
WL0～WL127：字线
404：存储器控制电路单元
406：可复写式非易失性存储器模块
702：存储器管理电路
704：主机接口
706：存储器接口
708：错误检查与校正电路
710：缓冲存储器
712：电源管理电路
801(1)～801(r)：位置
820：编码数据
810(0)～810(E)：实体程序化单元
502：数据区
504：闲置区
506：暂存区
508：取代区
510(0)～510(N)：实体抹除单元
LBA(0)～LBA(H)：逻辑单元
LZ(0)～LZ(M)：逻辑区域
D0～D255：数据
S1301：接收多个数据的步骤
S1303：使用多页程序化模式将前述多个数据写入至第一实体抹除单元的步骤
S1305：使用单页程序化模式将前述多个数据中的第一数据写入至第二实体抹除单元，其中第一实体抹除单元中用于存储第一数据的第一实体程序化单元发生写入失败的机率高于第一实体抹除单元中其他实体程序化单元发生写入失败的机率的步骤
S1307：验证存储在第一实体程序化单元中的数据的步骤
S1309：将第二实体抹除单元中用以存储第一数据的第二实体程序化单元标记为无效的步骤
S1311：根据第一实体抹除单元中前述的其他实体程序单元中的数据以及第二实体抹除单元中第二实体程序化单元中的数据使用多页程序化模式写入第三实体抹除单元的步骤
具体实施方式
一般而言，存储器存储装置(亦称，存储器存储***)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机***一起使用，以使主机***可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机***、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机***11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆电性连接至***总线(system bus)110。
在本范例实施例中，主机***11是通过数据传输接口114与存储器存储装置10电性连接。例如，主机***11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机***11是通过***总线110与I/O装置12电性连接。例如，主机***11可经由***总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机***11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式电性连接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(NearField Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过***总线110电性连接至全球定位***(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，所提及的主机***为可实质地与存储器存储装置配合以存储数据的任意***。虽然在上述范例实施例中，主机***是以电脑***来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机***与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机***31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等***，而存储器存储装置30可为其所使用的SD卡32、CF卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded MMC,eMMC)341和/或嵌入式多芯片封装存储装置(embedded Multi ChipPackage,eMCP)342等各类型将存储器模块直接电性连接于主机***的基板上的嵌入式存储装置。
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。
请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
在本范例实施例中，连接接口单元402是相容于串行高级技术附件(SerialAdvanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级技术附件(Parallel Advanced TechnologyAttachment,PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral ComponentInterconnect Express,PCI Express)标准、通用序列总线(Universal Serial Bus,USB)标准、安全数字(Secure Digital,SD)接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi MediaCard,MMC)接口标准、崁入式多媒体存储卡(Embedded Multimedia Card,eMMC)接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、嵌入式多芯片封装(embeddedMulti Chip Package,eMCP)接口标准、小型快闪(Compact Flash,CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑闸或控制指令，并且根据主机***11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取、抹除与合并等运作。
可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404，并且用以存储主机***11所写入的数据。可复写式非易失性存储器模块406具有实体抹除单元510(0)～510(N)。例如，实体抹除单元510(0)～510(N)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有多个实体程序化单元，例如本发明的范例实施例中，每一个实体抹除单元包含258个实体程序化单元，而其中属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。
更详细来说，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体存取地址用以存储使用者的数据，而冗余比特区用以存储***的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个实体程序化单元的数据比特区中会包含4个实体存取地址，且一个实体存取地址的大小为512比特组(byte)。然而，在其他范例实施例中，数据比特区中也可包含数目更多或更少的实体存取地址，本发明并不限制实体存取地址的大小以及个数。
在本发明的范例实施例中，可复写式非易失性存储器模块406为复数阶存储单元(Trinary Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特数据的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块406亦可是多阶存储单元(Multi Level Cell，MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
图5A与图5B是根据本范例实施例所示出的存储单元存储架构与实体抹除单元的范例示意图。
请参照图5A，可复写式非易失性存储器模块406的每个存储单元的存储状态可被识别为“111”、“110”、“101”、“100”、“011”、“010”、“001”或“000”(如图5A所示)，其中左侧算起的第1个比特为LSB、从左侧算起的第2个比特为CSB以及从左侧算起的第3个比特为MSB。此外，排列在同一条字线上的数个存储单元可组成3个实体程序化单元，其中由此些存储单元的LSB所组成的实体程序化单元称为下实体程序化单元，由此些存储单元的CSB所组成的实体程序化单元称为中实体程序化单元，并且由此些存储单元的MSB所组成的实体程序化单元称为上实体程序化单元。
请参照图5B，一个实体抹除单元是由多个实体程序化单元组所组成，其中每个实体程序化单元组包括由排列在同一条字线上的数个存储单元所组成的下实体程序化单元、中实体程序化单元与上实体程序化单元。例如，在实体抹除单元中，属于下实体程序化单元的第0个实体程序化单元、属于中实体程序化单元的第1个实体程序化单元和属于上实体程序化单元的第2个实体程序化单元会被视为一个实体程序化单元组。类似地，第3、4、5个实体程序化单元会被视为一个实体程序化单元组，并且以此类推其他实体程序化单元亦是依据此方式被区分为多个实体程序化单元组。
图6A是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。
请参照图6A，存储器控制电路单元404包括存储器管理电路702、主机接口704、存储器接口706及错误检查与校正电路708。
存储器管理电路702用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路702具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路702或任何包含于存储器控制电路单元404中的电路元件的操作时，等同于说明存储器控制电路单元404的操作。
在本范例实施例中，存储器管理电路702的控制指令是以固件型式来实作。例如，存储器管理电路702具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在另一范例实施例中，存储器管理电路702的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放***数据的***区)中。此外，存储器管理电路702具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路702的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在另一范例实施例中，存储器管理电路702的控制指令亦可以一硬件型式来实作。例如，存储器管理电路702包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路702还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。
主机接口704是电性连接至存储器管理电路702并且用以接收与识别主机***11所传送的指令与数据。也就是说，主机***11所传送的指令与数据会通过主机接口704来传送至存储器管理电路702。在本范例实施例中，主机接口704是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口704亦可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口706是电性连接至存储器管理电路702并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口706转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路702要存取可复写式非易失性存储器模块406，存储器接口706会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收程序等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路702产生并且通过存储器接口706传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
错误检查与校正电路708是电性连接至存储器管理电路702并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路702从主机***11中接收到写入指令时，错误检查与校正电路708会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路702会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路702从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路708会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正程序。
在一范例实施例中，存储器控制电路单元404还包括缓冲存储器710与电源管理电路712。
缓冲存储器710是电性连接至存储器管理电路702并且用以暂存来自于主机***11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路712是电性连接至存储器管理电路702并且用以控制存储器存储装置10的电源。
在本范例实施例中，错误检查与校正电路708可以针对存储于同一个实体程序化单元中的数据进行单框架(single-frame)编码，也可以针对存储于多个实体程序化单元中的数据进行多框架(multi-frame)编码。单框架编码与多框架编码可以分别采用低密度奇偶检查校正码(low density parity code，LDPC)、BCH码、回旋码(convolutional code)或涡轮码(turbo code)等编码演算法的至少其中之一。或者，在一范例实施例中，多框架编码还可以采用里德-所罗门码(Reed-solomon codes,RS codes)演算法或互斥或(XOR)演算法。此外，在另一范例实施例中，更多未列于上的编码演算法也可以被采用，在此便不赘述。根据所采用的编码演算法，错误检查与校正电路708可以编码欲保护的数据来产生相对应的错误更正码和/或错误检查码。为了说明方便，以下将经由编码产生的错误更正码和/或错误检查码统称为编码数据。
图6B是根据本发明的一范例实施例所示出的多框架编码的示意图。
请参照图6B，以编码实体程序化单元810(0)～810(E)所存储的数据来产生相对应的编码数据820为例，实体程序化单元810(0)～810(E)中的每一者所存储的至少部分数据可视为一个框架。在多框架编码中，是以每一个比特(或，比特组)所在的位置为依据来对实体程序化单元810(0)～810(E)中的数据进行编码。例如，位于位置801(1)的比特b11、b21、…、bp1会被编码为编码数据820中的比特bo1，位于位置801(2)的比特b12、b22、…、bp2会被编码为编码数据820中的比特bo2；以此类推，位于位置801(r)的比特b1r、b2r、…、bpr会被编码为编码数据820中的比特bor。尔后，根据编码数据820即可对从实体程序化单元810(0)～810(E)中读取的数据进行解码，以尝试更正所读取的数据中可能存在的错误。
此外，在图6B的另一范例实施例中，用于产生编码数据820的数据也可能包括实体程序化单元810(0)～810(E)所存储的数据中的数据比特(data bits)所对应的冗余比特(redundancy bits)。以实体程序化单元810(0)所存储的数据为例，其中的冗余比特例如是对存储于实体程序化单元810(0)中的数据比特进行单框架编码而产生的。在本范例实施例中，假设在读取实体程序化单元810(0)中的数据时，从实体程序化单元810(0)中读取出的数据可以先使用实体程序化单元810(0)中的冗余比特(例如，单框架编码的编码数据)来解码以进行错误检测与更正。然而，当使用实体程序化单元810(0)中的冗余比特进行解码发生失败(例如，解码后实体程序化单元810(0)中所存储的数据的错误比特数大于一门槛值)时，可以使用重新读取(Retry-Read)机制尝试从实体程序化单元810(0)中读取出正确的数据。关于重新读取机制的细节请容后详述。而当无法通过重新读取(Retry-Read)机制从实体程序化单元810(0)中读取出正确的数据时，可以读取编码数据820以及实体程序化单元810(1)～810(E)的数据，并根据编码数据820以及实体程序化单元810(1)～810(E)的数据进行解码，以尝试更正实体程序化单元810(0)中所存储的数据中存在的错误。也就是说，在本范例实施例中，当使用单框架编码产生的编码数据进行解码发生失败以及使用重新读取(Retry-Read)机制进行读取发生失败时，会改用多框架编码产生的编码数据进行解码。
图7与图8是根据一范例实施例所示出的管理实体抹除单元的范例示意图。
请参照图7，可复写式非易失性存储器模块406具有实体抹除单元510(0)～510(N)，并且存储器管理电路702会逻辑地分割(partition)为数据区502、闲置区504、暂存区506与取代区508。
逻辑上属于数据区502与闲置区504的实体抹除单元是用以存储来自于主机***11的数据。具体来说，数据区502的实体抹除单元是被视为已存储数据的实体抹除单元，而闲置区504的实体抹除单元是用以替换数据区502的实体抹除单元。也就是说，当从主机***11接收到写入指令与欲写入的数据时，存储器管理电路702会从闲置区504中提取实体抹除单元，并且将数据写入至所提取的实体抹除单元中，以替换数据区502的实体抹除单元。
逻辑上属于暂存区506的实体抹除单元是用以记录***数据。例如，***数据包括逻辑转实体地址映射表、关于可复写式非易失性存储器模块的制造商与型号、可复写式非易失性存储器模块的实体抹除单元数、每一实体抹除单元的实体程序化单元数等。
逻辑上属于取代区508中的实体抹除单元是用于坏实体抹除单元取代程序，以取代损坏的实体抹除单元。具体来说，倘若取代区508中仍存有正常的实体抹除单元并且数据区502的实体抹除单元损坏时，存储器管理电路302会从取代区508中提取正常的实体抹除单元来更换损坏的实体抹除单元。
特别是，数据区502、闲置区504、暂存区506与取代区508的实体抹除单元的数量会依据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置10的运作中，实体抹除单元关联至数据区502、闲置区504、暂存区506与取代区508的分组关系会动态地变动。例如，当闲置区504中的实体抹除单元损坏而被取代区508的实体抹除单元取代时，则原本取代区508的实体抹除单元会被关联至闲置区504。
请参照图8，存储器管理电路702会配置逻辑单元LBA(0)～LBA(H)以映射数据区502的实体抹除单元，其中每一逻辑单元具有多个逻辑子单元以映射对应的实体抹除单元的实体程序化单元。并且，当主机***11欲写入数据至逻辑单元或更新存储于逻辑单元中的数据时，存储器管理电路702会从闲置区504中提取一个实体抹除单元来写入数据，以轮替数据区502的实体抹除单元。在本范例实施例中，逻辑子单元可以是逻辑页面或逻辑扇区。
为了识别数据每个逻辑单元的数据被存储在那个实体抹除单元，在本范例实施例中，存储器管理电路702会记录逻辑单元与实体抹除单元之间的映射。并且，当主机***11欲在逻辑子单元中存取数据时，存储器管理电路702会确认此逻辑子单元所属的逻辑单元，并且在此逻辑单元所映射的实体抹除单元中来存取数据。例如，在本范例实施例中，存储器管理电路702会在可复写式非易失性存储器模块406中存储逻辑转实体地址映射表来记录每一逻辑单元所映射的实体抹除单元，并且当欲存取数据时存储器管理电路702会将逻辑转实体地址映射表载入至缓冲存储器710来维护。
值得一提的是，由于缓冲存储器710的容量有限无法存储记录所有逻辑单元的映射关系的映射表，因此，在本范例实施例中，存储器管理电路702会将逻辑单元LBA(0)～LBA(H)分组为多个逻辑区域LZ(0)～LZ(M)，并且为每一逻辑区域配置一个逻辑转实体地址映射表。特别是，当存储器管理电路702欲更新某个逻辑单元的映射时，对应此逻辑单元所属的逻辑区域的逻辑转实体地址映射表会被载入至缓冲存储器710来被更新。
需说明的是，在存储器管理电路702可以使用单页程序化模式或多页程序化模式对可复写式非易失性存储器模块406进行写入。
图9是根据一范例所示出的使用单页程序化模式将数据写入可复写式非易失性存储器模块的示意图。
请参照图9，当存储器存储装置10从主机***11中接收到指示将更新数据存储至逻辑单元LBA(0)的第0～257个逻辑子单元的写入指令(亦称为，第一写入指令)时，假设于本范例实施例中，存储器管理电路702会从闲置区504中提取3个实体抹除单元510(F+1)、510(F+2)、510(F+3)分别做为对应于上述第一写入指令的多个作动实体抹除单元。假设存储器管理电路702是使用单页程序化模式进行写入，则存储器管理电路702会依据第一指令序列而将第一写入指令的数据从缓冲存储器710中写入至实体抹除单元510(F+1)、510(F+2)以及510(F+3)的实体程序化单元中。在此，由于实体抹除单元510(F+1)、510(F+2)以及510(F+3)的实体程序化单元是以单页程序化模式来程序化，因此，如上所述，构成实体抹除单元510(F+1)、510(F+2)以及510(F+3)的实体程序化单元的实体程序化单元的存储单元会被程序化以存储1个比特数据。也就是说，在单页程序化模式下，实体抹除单元510(F+1)、510(F+2)以及510(F+3)的下实体程序化单元会被使用来写入数据且实体抹除单元510(F+1)、510(F+2)以及510(F+3)的中实体程序化单元与上实体程序化单元不会被用来写入数据。
详细来说，如图9所示，存储器管理电路702会将欲存储至逻辑单元LBA(0)的第0～257个逻辑子单元的数据依序地写入至实体抹除单元510(F+1)、510(F+2)以及510(F+3)的下实体程序化单元。也就是说，存储器管理电路702使用单页程序化模式将对应第一写入指令的数据从缓冲存储器710中写入至可复写式非易失性存储器模块406中实体抹除单元510(F+1)、510(F+2)以及510(F+3)的下实体程序化单元中且实体抹除单元510(F+1)、510(F+2)以及510(F+3)的中实体程序化单元与上实体程序化单元不会被用来写入数据。
在使用单页程序化模式将对应第一写入指令的数据从缓冲存储器710中写入至可复写式非易失性存储器模块406中的实体抹除单元510(F+1)、510(F+2)以及510(F+3)的下实体程序化单元之后，存储器管理电路702会将实体抹除单元510(F+1)、510(F+2)以及510(F+3)关联至数据区502，并且回复写入完成信息至主机***11以回应主机***11所下达的第一写入指令。
图10是根据一范例所示出的使用多页程序化模式将数据写入可复写式非易失性存储器模块的示意图。
假设第一写入指令是指示将数据存储至逻辑单元LBA(0)的第0～257个逻辑子单元，存储器管理电路702首先会将此第一写入指令的数据暂存至缓冲存储器710中。之后，请参照图10，存储器管理电路702例如可以从闲置区504中提取1个实体抹除单元510(F+4)做为对应于上述第一写入指令的作动实体抹除单元。假设存储器管理电路702是使用多页程序化模式进行写入，则存储器管理电路702会依据第一指令序列而将第一写入指令的数据从缓冲存储器710中写入至实体抹除单元510(F+4)的实体程序化单元中。在此，由于实体抹除单元510(F+4)是以多页程序化模式来程序化，因此，如上所述，构成实体抹除单元510(F+4)的实体程序化单元的存储单元会被程序化以存储多个比特数据。也就是说，在多页程序化模式下，实体抹除单元510(F+4)的下实体程序化单元、中实体程序化单元以及上实体程序化单元皆会被使用来写入数据。
详细来说，如图10所示，存储器管理电路702会将欲存储至逻辑单元LBA(0)的第0～257个逻辑子单元的数据依序地写入至实体抹除单元510(F+4)的下实体程序化单元、中实体程序化单元以及上实体程序化单元中。也就是说，存储器管理电路702使用多页程序化模式将对应第一写入指令的数据从缓冲存储器710中写入至可复写式非易失性存储器模块中406中的实体抹除单元510(F+2)的下实体程序化单元、中实体程序化单元以及上实体程序化单元。
在使用多页程序化模式将对应第一写入指令的数据从缓冲存储器710中写入至可复写式非易失性存储器模块406中的实体抹除单元510(F+4)的下实体程序化单元、中实体程序化单元与上实体程序化单元的运作之后，存储器管理电路702会将实体抹除单元510(F+4)关联至数据区502，并且回复写入完成信息至主机***11以回应主机***11所下达的第一写入指令。
在此需说明的是，在一实施例中，假设存储器管理电路702预设是使用多页程序化模式将一写入指令的数据写入至可复写式非易失性存储器模块中406中。然而，相较于单页程序化模式来说，使用多页程序化模式所写入的数据的可靠度较低。换句话说，使用多页程序化模式所写入的数据可能发生写入失败，进而造成所写入的数据具有无法更正的错误比特。因此，在传统的方法中，当存储器管理电路702预设是使用多页程序化模式将该写入指令的数据写入至可复写式非易失性存储器模块406时，存储器管理电路702还会使用单页程序化模式将对应于该写入指令的所有数据写入至可复写式非易失性存储器模块中406的至少一个实体抹除单元。之后，存储器管理电路702会对所有使用多页程序化模式写入的该写入指令的数据进行验证以判断是否在对某一个(或某些)实体程序化单元进行写入时发生写入失败。假设一实体程序化单元是使用多页程序化模式被写入一数据，当该实体程序化单元所存储的数据具有无法更正的错误比特时(即，发生写入失败)，存储器管理电路702会利用先前使用单页程序化模式所写入的数据来进行数据的复原。也就是说，在前述的范例中，单页程序化模式是用于数据的复原与备份。
需注意的是，使用单页程序化模式将数据进行备份的过程会耗费时间以及可复写式非易失性存储器模块中406的空间。此外，存储器管理电路702对所有使用多页程序化模式写入的该写入指令的数据进行验证以判断是否在对某一个(或某些)实体程序化单元进行写入时发生写入失败的操作也需耗费许多时间。
因此，本发明提出一种数据写入方法，当存储器管理电路702预设是使用多页程序化模式写入时，存储器管理电路702仅需一部分的数据进行备份，并且在验证使用多页程序化模式所写入的数据的过程中仅需对部分的实体程序化单元中的数据进行验证，藉此降低数据写入与验证所需的时间。
更详细来说，图11～图12是根据本发明一范例所示出的数据写入方法的范例的示意图。
假设存储器管理电路702接收主机***11所下达的至少一写入指令，此写入指令用以指示将多个数据(例如，数据D0～D257)写入至可复写式非易失性存储器模块406中。存储器管理电路702会接收到对应于该写入指令的数据D0～D257。存储器管理电路702首先会将数据D0～D257暂存至缓冲存储器710中。之后，请参照图11，存储器管理电路702例如可以从闲置区504中提取1个实体抹除单元510(F+5)做为对应于上述写入指令的作动实体抹除单元。假设存储器管理电路702预设是使用多页程序化模式进行写入，存储器管理电路702会将数据D0～D257从缓冲存储器710中写入至实体抹除单元510(F+5)的第0～257个实体程序化单元中。详细来说，如图11所示，存储器管理电路702会将数据D0～D255依序地写入至实体抹除单元510(F+5)的下实体程序化单元、中实体程序化单元以及上实体程序化单元中。
特别是，在本发明的实施例中，存储器管理电路702例如可以预先存储一张查找表以得知可复写式非易失性存储器模块中406中哪一个字线上的存储单元所组成的实体程序化单元有比较高的机率发生写入失败(例如，发生写入失败的机率高于其他的实体程序化单元)。更详细来说，由于制程上的关系会造成某些字线上的存储单元所组成的实体程序化单元有比较高的机率发生写入失败，可复写式非易失性存储器模块406的制造商可以在可复写式非易失性存储器模块406出厂前经由实验的方式来得知该些易发生写入失败的字线(或实体程序化单元)的位置，进而产生前述的查找表。
在此，将发生写入失败的机率高于前述门槛值的实体程序化单元称为“”第一实体程序化单元”。假设可复写式非易失性存储器模块406总共包括n个字线，此n个字线依照一顺序排列，而此n个字线之中同一条字线上的多个存储单元形成所述多个实体程序化单元的至少其中之一。假设可复写式非易失性存储器模块406中的多个存储单元(亦称为，第一存储单元)形成前述的第一实体程序化单元，第一存储单元位是位于前述n个字线中的至少一字线(亦称为，第一字线)上，其中n为大于零的正整数。特别是，在一实施例中，第一字线是位在前述n个字线的第0～i个字线、第j～k个字线或第h～n-1个字线中。其中，i、j、k、h分别为大于零的且为彼此互不连续的正整数。i小于j、j小于k、k小于h且h小于n。
举例来说，假设可复写式非易失性存储器模块406总共包括96个字线，前述的第一字线会位在前述96个字线的第0～6个字线、第46～49个字线或第89～95个字线中。也就是说，在本实施例中，i的数值为6，j的数值为46，k的数值为49，h的数值为89且n的数值为96。换句话说，在本实施中，位在前述n个字线中开头的数个字线、位于前述n个字线中的中段的数个字线以及位于前述n个字线中的尾部的数个字线发生写入失败的机率会高于前述门槛值。
接续前述图11的范例，存储器管理电路702在将数据D0～D257依序地写入至实体抹除单元510(F+5)的下实体程序化单元、中实体程序化单元以及上实体程序化单元后，假设存储器管理电路702可以根据前述的查找表得知实体抹除单元510(F+5)的第3～5、252～254个实体程序化单元属于前述的第一实体程序化单元(即，发生写入失败的机率高于其他的实体程序化单元)。存储器管理电路702会从闲置区504中提取1个实体抹除单元510(F+6)，并将数据D3～D5、D252～D254(亦称为，第一数据)从前述的缓冲存储器710中使用单页程序化模式写入至实体抹除单元510(F+6)的第0、3、6、9、12、15个实体程序化单元(亦称为，第二实体程序化单元)中。需注意的是，本发明并不用于限定第一数据的数量。在一实施例中，第一数据的数量可以是前述从主机***11所接收到的对应于写入指令的多个数据的百分之三十。
接着，存储器管理电路702会验证存储在实体抹除单元510(F+5)的第3～5、252～254个实体程序化单元中的数据以判断此些数据中是否存在无法更正的错误比特。
假设存储在实体抹除单元510(F+5)的第3～5、252～254个实体程序化单元中的数据不存在无法更正的错误比特时，存储器管理电路702会将实体抹除单元510(F+6)的第0、3、6、9、12、15个实体程序化单元所存储的数据标记为无效。
假设存储在实体抹除单元510(F+5)的第3～5、252～254个实体程序化单元的数据中，实体抹除单元510(F+5)的第3～5个实体程序化单元中的数据D3～D5(亦称为，第二数据)存在无法更正的错误比特时，请同时参照图11与图12，在一实施例中，存储器管理电路702会从实体抹除单元510(F+6)的第0、3、6个实体程序化单元中复制数据D3～D5，并且从实体抹除单元510(F+5)的第0～2、6～257个实体程序化单元中复制数据D0～D2与数据D6～D257。之后，存储器管理电路702会使用多页程序化模式将从实体抹除单元510(F+5)的第0～2个实体程序化单元中所复制的数据D0～D2、从实体抹除单元510(F+6)的第0、3、6个实体程序化单元中所复制的数据D3～D5以及从实体抹除单元510(F+5)的第6～257个实体程序化单元中所复制的数据D6～D257依序写入至实体抹除单元510(F+7)(亦称为，第三实体抹除单元)的第0～257个实体程序化单元中。
此外，假设存储在实体抹除单元510(F+5)的第3～5、252～254个实体程序化单元的数据中，实体抹除单元510(F+5)的第3～5个实体程序化单元中的数据D3～D5存在无法更正的错误比特时，请同时参照图11与图12，在另一实施例中，存储器管理电路702也可以从实体抹除单元510(F+6)的第0、3、6、9、12、15个实体程序化单元中复制数据D3～D5与数据D252～D254，并且从实体抹除单元510(F+5)的第0～2、6～251、255～257个实体程序化单元中复制数据D0～D2、数据D6～D251与数据D55～D257。之后，存储器管理电路702会使用多页程序化模式将从实体抹除单元510(F+5)的第0～2个实体程序化单元中所复制的数据D0～D2、从实体抹除单元510(F+6)的第0、3、6个实体程序化单元中所复制的数据D3～D5、从实体抹除单元510(F+5)的第6～251个实体程序化单元中所复制的数据D6～D251、从实体抹除单元510(F+6)的第9、12、15个实体程序化单元中所复制的数据D252～D254以及从实体抹除单元510(F+5)的第255～257个实体程序化单元中所复制的数据D255～D257依序写入至实体抹除单元510(F+7)的第0～257个实体程序化单元中。
需说明的是，前述的范例是以复数阶存储单元(Trinary Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特数据的快闪存储器模块)来进行说明。然而本发明不限于此，在其他实施例中，本发明的数据写入方法也可以用于多阶存储单元(Multi Level Cell，MLC)NAND型快闪存储器模块、四阶存储单元(Quad-level cells，QLC)NAND型快闪存储器模块、亦或是其他具有相同特性的存储器模块。
图13是根据本发明一范例所示出的数据写入方法的流程图。
请参照图13，在步骤S1301中，存储器管理电路702接收多个数据。在步骤S1303中，存储器管理电路702使用多页程序化模式将前述多个数据写入至第一实体抹除单元。在步骤S1305中，存储器管理电路702使用单页程序化模式将前述多个数据中的第一数据写入至第二实体抹除单元。其中，第一实体抹除单元中用于存储第一数据的第一实体程序化单元发生写入失败的机率高于第一实体抹除单元中其他实体程序化单元发生写入失败的机率。之后，在步骤S1307中，存储器管理电路702验证存储在第一实体程序化单元中的数据。当验证成功时，在步骤S1309中，存储器管理电路702将第二实体抹除单元中用以存储第一数据的第二实体程序化单元标记为无效。当验证失败时，在步骤S1311中，存储器管理电路702根据第一实体抹除单元中前述的其他实体程序单元中的数据以及第二实体抹除单元中第二实体程序化单元中的数据使用多页程序化模式写入第三实体抹除单元。
综上所述，本发明的数据写入方法、存储器控制电路单元以及存储器存储装置可以用于当预设是使用多页程序化模式写入时，仅需对一部分的数据进行备份，并且在验证使用多页程序化模式所写入的数据的过程中仅需对部分的实体程序化单元中的数据进行验证，藉此降低数据写入与验证所需的时间。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (21)

1.一种数据写入方法，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元之中的每一个实体抹除单元具有多个实体程序化单元，所述数据写入方法包括：
接收多个数据；
使用多页程序化模式将所述多个数据写入至所述多个实体抹除单元中的第一实体抹除单元；
使用单页程序化模式将所述多个数据中的至少一第一数据写入至所述多个实体抹除单元中的第二实体抹除单元；
验证存储在所述第一实体抹除单元中的所述多个数据；以及
当验证失败时，则根据所述第一数据和所述多个数据使用所述多页程序化模式对所述多个实体抹除单元之中的第三实体抹除单元执行写入操作。
2.根据权利要求1所述的数据写入方法，其中
所述第一实体抹除单元中用于存储所述第一数据的至少一第一实体程序化单元发生写入失败的机率高于所述第一实体抹除单元中其他实体程序化单元发生写入失败的机率。
3.根据权利要求2所述的数据写入方法，所述方法包括：
验证存储在所述第一实体程序化单元中的数据；
当所述第一实体程序化单元中的数据不存在无法更正的比特时，将所述第二实体抹除单元中用以存储所述第一数据的至少一第二实体程序化单元标记为无效；
当所述第一实体程序化单元中的第二数据存在无法更正的比特时，根据所述第一实体抹除单元中所述其他实体程序单元中的数据以及所述第二实体抹除单元中所述第二实体程序化单元中的数据使用所述多页程序化模式写入所述第三实体抹除单元。
4.根据权利要求1所述的数据写入方法，其中所述第一数据的数量为所述多个数据的数量的百分之三十。
5.根据权利要求2所述的数据写入方法，其中所述可复写式非易失性存储器模块包括n个字线，所述n个字线依照顺序排列，所述n个字线之中同一条字线上的多个存储单元形成所述多个实体程序化单元的至少其中之一，其中
所述多个存储单元中的多个第一存储单元形成所述第一实体程序化单元，所述多个第一存储单元位于所述n个字线中的至少一第一字线上，其中n为大于零的正整数。
6.根据权利要求5所述的数据写入方法，其中
所述第一字线位在所述n个字线的第0～i个字线、第j～k个字线或第h～n-1个字线中，
其中i、j、k、h分别为大于零的且为彼此互不连续的正整数，
其中i小于j、j小于k、k小于h且h小于n。
7.根据权利要求1所述的数据写入方法，其中接收所述多个数据的步骤包括：
接收所述主机***所下达的至少一写入指令，其中所述写入指令用以指示将所述多个数据写入至所述可复写式非易失性存储器模块；以及
将所述多个数据暂存至一缓冲存储器中。
8.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，所述存储器控制电路单元包括：
主机接口，用以电性连接至一主机***；
存储器接口，用以电性连接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元之中的每一个实体抹除单元具有多个实体程序化单元；
存储器管理电路，电性连接至所述主机接口以及所述存储器接口，
其中所述存储器管理电路用以接收多个数据，
其中所述存储器管理电路还用以使用多页程序化模式将所述多个数据写入至所述多个实体抹除单元中的第一实体抹除单元，
其中所述存储器管理电路还用以使用单页程序化模式将所述多个数据中的至少一第一数据写入至所述多个实体抹除单元中的第二实体抹除单元，
其中所述存储器管理电路还用以验证存储在所述第一实体抹除单元中的所述多个数据，
当验证失败时，所述存储器管理电路还用以根据所述第一数据和所述多个数据使用所述多页程序化模式对所述多个实体抹除单元之中的第三实体抹除单元执行写入操作。
9.根据权利要求8所述的存储器控制电路单元，其中所述第一实体抹除单元中用于存储所述第一数据的至少一第一实体程序化单元发生写入失败的机率高于所述第一实体抹除单元中其他实体程序化单元发生写入失败的机率。
10.根据权利要求9所述的存储器控制电路单元，其中
所述存储器管理电路还用以验证存储在所述第一实体程序化单元中的数据，
当所述第一实体程序化单元中的数据不存在无法更正的比特时，所述存储器管理电路更用以将所述第二实体抹除单元中用以存储所述第一数据的至少一第二实体程序化单元标记为无效，
当所述第一实体程序化单元中的第二数据存在无法更正的比特时，所述存储器管理电路还用以根据所述第一实体抹除单元中所述其他实体程序单元中的数据以及所述第二实体抹除单元中所述第二实体程序化单元中的数据使用所述多页程序化模式写入所述第三实体抹除单元。
11.根据权利要求8所述的存储器控制电路单元，其中所述第一数据的数量为所述多个数据的数量的百分之三十。
12.根据权利要求9所述的存储器控制电路单元，其中所述可复写式非易失性存储器模块包括n个字线，所述n个字线依照一顺序排列，所述n个字线之中同一条字线上的多个存储单元形成所述多个实体程序化单元的至少其中之一，其中
所述多个存储单元中的多个第一存储单元形成所述第一实体程序化单元，所述多个第一存储单元位于所述n个字线中的至少一第一字线上，其中n为大于零的正整数。
13.根据权利要求12所述的存储器控制电路单元，其中
所述第一字线位在所述n个字线的第0～i个字线、第j～k个字线或第h～n-1个字线中，
其中i、j、k、h分别为大于零的且为彼此互不连续的正整数，
其中i小于j、j小于k、k小于h且h小于n。
14.根据权利要求8所述的存储器控制电路单元，其中在接收所述多个数据的运作中，
所述存储器管理电路还用以接收所述主机***所下达的至少一写入指令，其中所述写入指令用以指示将所述多个数据写入至所述可复写式非易失性存储器模块，
所述存储器管理电路还用以将所述多个数据暂存至一缓冲存储器中。
15.一种存储器存储装置，包括：
连接接口单元，用以电性连接至主机***；
可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元之中的每一个实体抹除单元具有多个实体程序化单元；以及
存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以接收多个数据，
其中所述存储器控制电路单元还用以使用一多页程序化模式将所述多个数据写入至所述多个实体抹除单元中的第一实体抹除单元，
其中所述存储器控制电路单元还用以使用单页程序化模式将所述多个数据中的至少一第一数据写入至所述多个实体抹除单元中的第二实体抹除单元，
其中所述存储器控制电路单元还用以验证存储在所述第一实体抹除单元中的所述多个数据，
当验证失败时，所述存储器控制电路单元更用以根据所述第一数据和所述多个数据使用所述多页程序化模式对所述多个实体抹除单元之中的第三实体抹除单元执行写入操作。
16.根据权利要求15所述的存储器存储装置，其中所述第一实体抹除单元中用于存储所述第一数据的至少一第一实体程序化单元发生写入失败的机率高于所述第一实体抹除单元中其他实体程序化单元发生写入失败的机率。
17.根据权利要求16所述的存储器存储装置，其中
所述存储器控制电路单元还用以验证存储在所述第一实体程序化单元中的数据，
当所述第一实体程序化单元中的数据不存在无法更正的比特时，所述存储器控制电路单元还用以将所述第二实体抹除单元中用以存储所述第一数据的至少一第二实体程序化单元标记为无效，
当所述第一实体程序化单元中的第二数据存在无法更正的比特时，所述存储器控制电路单元还用以根据所述第一实体抹除单元中所述其他实体程序单元中的数据以及所述第二实体抹除单元中所述第二实体程序化单元中的数据使用所述多页程序化模式写入所述第三实体抹除单元。
18.根据权利要求15所述的存储器存储装置，其中所述第一数据的数量为所述多个数据的数量的百分之三十。
19.根据权利要求16所述的存储器存储装置，其中所述可复写式非易失性存储器模块包括n个字线，所述n个字线依照顺序排列，所述n个字线之中同一条字线上的多个存储单元形成所述多个实体程序化单元的至少其中之一，其中
所述多个存储单元中的多个第一存储单元形成所述第一实体程序化单元，所述多个第一存储单元位于所述n个字线中的至少一第一字线上，其中n为大于零的正整数。
20.根据权利要求19所述的存储器存储装置，其中
所述第一字线位在所述n个字线的第0～i个字线、第j～k个字线或第h～n-1个字线中，
其中i、j、k、h分别为大于零的且为彼此互不连续的正整数，
其中i小于j、j小于k、k小于h且h小于n。
21.根据权利要求15所述的存储器存储装置，其中在接收所述多个数据的运作中，
所述存储器控制电路单元还用以接收所述主机***所下达的至少一写入指令，其中所述写入指令用以指示将所述多个数据写入至所述可复写式非易失性存储器模块，
所述存储器控制电路单元还用以将所述多个数据暂存至缓冲存储器中。
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