CN111987141A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明实施例提供一种半导体装置及其制造方法。此半导体装置包括设置在基板之上的通道层、设置在通道层之上的阻挡层、设置在阻挡层之上的化合物半导体层、设置在化合物半导体层之上的栅极电极、以及设置于栅极电极两侧的源极电极以及漏极电极。上述源极电极以及漏极电极穿过至少一部分阻挡层。此半导体装置亦包括通过源极接触件与源极电极连接的源极场板，其中此源极场板具有一边缘。此半导体装置更包括设置于阻挡层上且位于上述边缘正下方的第一电场重布图案。本发明可增加半导体装置的击穿电压，进而提升半导体装置的可靠度。

Description

半导体装置及其制造方法
技术领域
本发明实施例是关于一种半导体装置，且特别是有关于一种半导体装置及其制造方法。
背景技术
高电子迁移率晶体管(high electron mobility transistor,HEMT)，又称为异质结构场效应晶体管(heterostructure FET,HFET)或调变掺杂场效应晶体管(modulation-doped FET,MODFET)，为一种场效应晶体管(field effect transistor,FET)，其由具有不同能隙(energy gap)的半导体材料组成。在邻近不同半导体材料的所形成界面处会产生二维电子气(two dimensional electron gas,2DEG)层。由于二维电子气的高电子移动性，高电子迁移率晶体管可以具有高击穿电压、高电子迁移率、低导通电阻与低输入电容等优点，因而适合用于高功率元件上。
场板(field plate)通常设置于半导体装置的高电场区，其用于降低高电场区的峰值电场(peak electric field)。其中一种场板是连接至栅极的场板(即，栅极场板)，其可降低栅极在漏极侧上的电场强度。因此，栅极场板可提升半导体装置的击穿电压(breakdown voltage)，以容许半导体装置应用于高电压操作。另一种场板是连接至源极的场板(即，源极场板)，由于源极场板的电压可独立于栅极的电压，故其可降低栅极至漏极电容(Cgd)。因此，源极场板可提升半导体装置的操作速度。然而，半导体装置产生击穿的触发原因仍然存在。
因此，虽然现有高电子迁移率晶体管大致上合乎其预期目的，其并非在所有方面都完全令人满意。而如何有效地解决高电场对元件可靠性的影响，是目前的技术发展重点。
发明内容
本发明实施例提供一种半导体装置。此半导体装置包括设置在基板之上的通道层、设置在通道层之上的阻挡层、设置在阻挡层之上的化合物半导体层、设置在化合物半导体层之上的栅极电极、以及设置于栅极电极两侧的源极电极以及漏极电极。上述源极电极以及漏极电极延伸穿过至少一部分阻挡层。此半导体装置亦包括通过源极接触件与源极电极连接的源极场板，其中此源极场板具有一边缘。此半导体装置更包括设置于阻挡层上且位于上述边缘正下方的第一电场重布图案。
本发明实施例提供一种半导体装置的制造方法。此方法包括在基板之上形成通道层、在通道层之上形成阻挡层、在阻挡层之上形成化合物半导体层、在化合物半导体层之上形成栅极电极、在栅极电极两侧形成源极电极以及漏极电极、以及形成源极场板，其中此源极场板通过一源极接触件与源极电极连接。上述源极电极以及漏极电极延伸穿过至少一部分阻挡层。上述源极场板在靠近漏极电极处具有一边缘，且其中上述第一电场重布图案位于此边缘正下方。
本发明可增加半导体装置的击穿电压，进而提升半导体装置的可靠度。
以下的实施例与所附的参考图式将提供详细的描述。
附图说明
以下将配合所附图式详述本发明的一些实施例。应注意的是，依据在业界的标准做法，各种部件并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的部件。
图1-图7是根据一些实施例，绘示出用于形成图7的半导体装置的示例方法的各个中间阶段的剖面示意图。
图8是根据一些实施例，绘示出包括电场重布图案的半导体装置的剖面示意图。
图9、图10A、图10B、及图11是根据另一些实施例，绘示出用于形成图11的半导体装置的示例方法的各个中间阶段的剖面示意图。
图12是根据另一些实施例，绘示出包括电场重布图案的半导体装置的剖面示意图。
图13是根据另一些实施例，绘示出包括电场重布图案的半导体装置的剖面示意图。
图14A是根据一些实施例，绘示出包括电场重布图案的半导体装置的俯视示意图。
图14B是根据另一些实施例，绘示出包括电场重布图案的半导体装置的俯视示意图。
附图标号
10、20、30、40、50～半导体装置
100～基板
102～成核层
104～缓冲层
106～通道层
108～阻挡层
110、115～图案化遮罩层
112、112'～化合物半导体层
114A、114B、114C、114D、114E～凹槽
116A、116B、116C、116D～半导体凸块
120～保护层
122～层间介电层
202～栅极电极
204～源极电极
206～漏极电极
212～栅极接触件
214～源极接触件
216～漏极接触件
222～栅极场板
224A、224B、224C～源极场板
222'、224A'、224B'、224C'～边缘
具体实施方式
以下的揭示内容提供许多不同的实施例或范例，以展示本发明实施例的不同部件。以下将揭示本说明书各部件及其排列方式的特定范例，用以简化本揭露叙述。当然，这些特定范例并非用于限定本揭露。例如，若是本说明书以下的发明内容叙述了将形成第一部件于第二部件之上或上方，即表示其包括了所形成的第一及第二部件是直接接触的实施例，亦包括了尚可将附加的部件形成于上述第一及第二部件之间，则第一及第二部件为未直接接触的实施例。此外，本揭露说明中的各式范例可能使用重复的参照符号及/或用字。这些重复符号或用字的目的在于简化与清晰，并非用以限定各式实施例及/或所述配置之间的关系。
再者，为了方便描述图式中一元件或部件与另一(些)元件或部件的关系，可使用空间相对用语，例如“在……之下”、“下方”、“下部”、“上方”、“上部”及诸如此类用语。除了图式所绘示的方位外，空间相对用语亦涵盖使用或操作中的装置的不同方位。当装置被转向不同方位时(例如，旋转90度或者其他方位)，则其中所使用的空间相对形容词亦将依转向后的方位来解释。应可理解的是，于本发明实施例所述的方法之前、之中、及/或之后可提供额外的操作，且在方法的其他实施例中，可替换或省略一些所述的操作。
在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
此处描述示例方法及结构的一些变化。本领域相关技术人员将可容易理解在其他实施例的范围内可做其他的修改。虽然讨论的一些方法实施例以特定顺序进行，各式其他方法实施例可以另一合乎逻辑的顺序进行，且可包括少于或多于此处讨论的步骤。在一些图示中，其中所示的一些组件或部件的元件符号可被省略，以避免与其他组件或部件混淆；此是为了便于描绘此些图示。
本发明实施例提供一种半导体装置及其制造方法，特别适用于高电子迁移率晶体管(HEMT)。由于在场板(例如，源极场板及/或栅极场板)的边缘的正下方可能存在超过临界强度(critical strength)的电场，导致材料层被击穿(punch through)，进而影响半导体装置的性能。为了减缓位于场板的边缘的正下方的电场强度，本发明实施例通过在场板的边缘的正下方设置电场重布图案(electric field redistribution pattern)，以减少二维电子气(two-dimensional electron gas,2DEG)，藉此降低电场。如此一来，即可增加半导体装置的击穿电压，进而提升半导体装置的可靠度。
图1-图7是根据一些实施例，绘示出用于形成图7的半导体装置10的示例方法的各个中间阶段的剖面示意图。在图1-图7所示的实施例中，此电场重布图案为化合物半导体凸块(bump)。
图1根据本发明实施例绘示出形成电场重布图案的方法的起始步骤。如图1所示，提供基板100。接着，在基板100之上形成缓冲层104，在缓冲层104之上形成通道层106，并在通道层106之上形成阻挡层108。在一些实施例中，可在基板100与缓冲层104之间形成成核层(nucleation layer)102，如图1所示。
上述基板100可以为或包括块体半导体(bulk semiconductor)基板、绝缘体上覆半导体(semiconductor-on-insulator,SOI)基板或类似基板，其可为掺杂(例如，使用p-型或n-型掺质(dopant))或未掺杂的。一般而言，绝缘体上覆半导体基板包括形成于绝缘体上的半导体材料的膜层。举例来说，此绝缘层可为，氧化硅(silicon oxide)层、氮化硅(silicon nitride)层、多晶硅(poly-silicon)层、或上述膜层的堆叠组合。提供上述绝缘层于基板上，通常是硅(silicon)或氮化铝(AlN)基板。亦可使用其他基板，例如多层(multi-layered)或梯度(gradient)基板。在一些实施例中，半导体基板的半导体材料可包括含不同晶面的硅，包括Si(111)或Si(110)。在一些实施例中，基板100可以是半导体基底或陶瓷基底，例如氮化镓(GaN)基底、碳化硅(SiC)基底、氮化铝(AlN)基底或蓝宝石(Sapphire)基底。
上述成核层102可以缓解基板100与上方成长的膜层之间的晶格差异，以提升结晶品质。成核层102是选择性的。在一些实施例中，成核层102的材料可以为或包括氮化铝(AlN)、氮化铝镓(AlGaN)、其他适当的材料、或上述的组合。举例来说，成核层102的厚度可以在约1纳米(nanometer,nm)至约500纳米的范围，例如约200纳米。在一些实施例中，可以通过沉积工艺来形成此成核层102，例如有机金属化学气相沉积(Metal Organic ChemicalVapor Deposition,MOCVD)、原子层沉积(Atomic Layer Deposition,ALD)、分子束外延(Molecular Beam Epitaxy,MBE)、液相外延(Liquid Phase Epitaxy,LPE)、其他适当的工艺、或前述的组合。
缓冲层104可减缓后续形成于缓冲层104上方的通道层106的应变(strain)，以防止缺陷形成于上方的通道层106中，应变是由通道层106与基底102之间的不匹配造成。在另一些实施例中，如先前所提及的，可以不设置成核层102，直接在基底上方形成缓冲层104，以简化工艺步骤，且亦可达到改善的效果。在一些实施例中，缓冲层104的材料可以包含III-V族化合物半导体材料，例如III族氮化物。举例来说，缓冲层104的材料可以为或包括氮化镓(Gallium Nitride,GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、其他适当的材料、或前述的组合。举例来说，缓冲层104的厚度可以在约500纳米至约50000纳米的范围。在一些实施例中，可以通过沉积工艺来形成缓冲层104，例如有机金属化学气相沉积(MOCVD)、原子层沉积(ALD)、分子束外延(MBE)、液相外延(LPE)、其他适当的工艺、或上述的组合。
通过通道层106与阻挡层108之间不同晶格常数所引发的压电极化(piezoelectric polarization)效应及各自的自发性极化(spontaneous polarization)，可以在通道层106与阻挡层108之间的异质界面上形成二维电子气(two-dimensionalelectron gas,2DEG)(未显示)。此二维电子气(2DEG)用以作为高电子迁移率晶体管(highelectron mobility transistor,HEMT)的导电载子。在一些实施例中，通道层106和阻挡层108中没有掺质。在一些其他实施例中，通道层106和阻挡层108可具有掺质，例如n型掺质或p型掺质。
在一些实施例中，通道层106的材料可以包含一种或多种III-V族化合物半导体材料，例如III族氮化物。举例来说，通道层106的材料可以为或包括GaN、AlGaN、AlInN、InGaN、InAlGaN、其他适当的材料、或上述的组合。在一些实施例中，通道层106的厚度可以在约0.05微米(micrometer,μm)和约1微米之间的范围，例如约0.4微米。根据一些实施例，可以通过沉积工艺来形成通道层106，例如有机金属化学气相沉积(MOCVD)、原子层沉积(ALD)、分子束外延(MBE)、液相外延(LPE)、其他适当的工艺、或上述的组合。
在一些实施例中，阻挡层108的材料可以包含III-V族化合物半导体材料，例如III族氮化物。举例来说，阻挡层108可以为或包括AlN、AlGaN、AlInN、AlGaInN、其他适当的材料、或上述的组合。阻挡层108可以包含单层或多层结构。在一些实施例中，阻挡层108的厚度可以在约3纳米至约100纳米的范围，例如约12纳米。在一些实施例中，可以通过沉积工艺来形成阻挡层108，例如有机金属化学气相沉积(MOCVD)、原子层沉积(ALD)、分子束外延(MBE)、液相外延(LPE)、其他适当的工艺、或前述的组合。
图2绘示出化合物半导体层112及化合物半导体层112’的形成。栅极电极202(没有绘示于图2中，但可参照下述关于图4的说明)后续将形成于化合物半导体层112之上。化合物半导体层112可以抑制栅极电极202下方的二维电子气(2DEG)的产生，以达成半导体装置的常关(normally-off)状态。化合物半导体层112’对应于将随后形成的第一源极场板224A的第一边缘224A’(没有绘示于图2中，但可参照下述关于图7的说明)的位置，且将在后续的工艺中成为化合物半导体凸块(bump)116A，用以作为降低半导体装置10的电场的电场重布图案(electric field redistribution pattern)。
在一些实施例中，化合物半导体层112及化合物半导体层112’可以是以p型掺杂或n型掺杂的氮化镓(GaN)。举例来说，化合物半导体层112的厚度可以在约50纳米至约100纳米的范围，例如约80纳米，且化合物半导体层112的宽度可以在约0.1微米至约3微米的范围，例如约1.5微米。在一些实施例中，化合物半导体层112及化合物半导体层112’具有相同的厚度及宽度。在另一些实施例中，化合物半导体层112’具有小于化合物半导体层112的宽度。举例来说，化合物半导体层112’的宽度可以在约0.1微米至约3微米的范围，例如约0.5微米。
在一些实施例中，可以通过沉积工艺以及图案化工艺来形成化合物半导体层112及化合物半导体层112’。举例来说，可以通过沉积工艺在阻挡层108上形成化合物半导体材料层。在一些实施例中，图案化工艺包括在化合物半导体材料层上形成图案化遮罩层110，然后刻蚀化合物半导体材料层未被图案化遮罩层110覆盖的部分，由此形成化合物半导体层112及化合物半导体层112’。在一些实施例中，化合物半导体层112及化合物半导体层112’可以是如图所示的长方形剖面，也可以是其他形状，例如梯形剖面。在一些实施例中，化合物半导体层112及化合物半导体层112’的上表面可以是不平坦的。
在一些实施例中，上述沉积工艺可以包含有机金属化学气相沉积(MOCVD)、原子层沉积(ALD)、分子束外延(MBE)、液相外延(LPE)、类似的工艺或前述的组合。
在一些实施例中，图案化遮罩层110可以是光刻胶，例如正型光刻胶或负型光刻胶。在另一些实施例中，图案化遮罩层110可以是硬遮罩，例如氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、类似的材料或前述的组合。在一些实施例中，可以通过旋转涂布(spin-oncoating)、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemicalvapor deposition,CVD)、其他适当的工艺、或上述的组合来形成上述图案化遮罩层110。
在一些实施例中，可以通过干式刻蚀工艺、湿式刻蚀工艺、或前述的组合来刻蚀沉积的材料层。举例来说，沉积的材料层的刻蚀包含反应性离子刻蚀(reactive ion etch,RIE)、感应耦合式等离子体(inductively-coupled plasma,ICP)刻蚀、中子束刻蚀(neutral beam etch,NBE)、电子回旋共振式(electron cyclotron resonance,ERC)刻蚀、其他适当的刻蚀工艺、或上述的组合。
接下来，参考图3，对化合物半导体层112’进行减薄(thin-down)工艺，以形成位于将随后形成的第一源极场板224A的第一边缘224A’(没有绘示于图3中，但可参照下述关于图7的说明)正下方的第一化合物半导体凸块116A。举例来说，减薄工艺包括在阻挡层上形成具有对应于化合物半导体层112’的开口的图案化遮罩层115，其中图案化遮罩层115覆盖化合物半导体层112，但暴露出化合物半导体层112’的顶表面。接着可以进行刻蚀工艺来部分刻蚀图案化遮罩层115的开口露出的化合物半导体层112’，以减薄化合物半导体层112’的厚度，由此形成第一化合物半导体凸块116A。换句话说，第一化合物半导体凸块116A的厚度小于化合物半导体层112的厚度。由于第一化合物半导体凸块116A具有较小的厚度，故第一化合物半导体凸块116A可以作为电场重布图案，其可以在不中断二维电子气的导电路径的情况下消耗其下方的二维电子气，藉此降低电场。
在一些实施例中，第一化合物半导体凸块116A的厚度约为1/8的化合物半导体层112的厚度。举例来说，第一化合物半导体凸块116A的厚度可以在约1纳米至约80纳米的范围，例如约10纳米。
在一些实施例中，图案化遮罩层115的材料及形成工艺可以相似于前面关于图2所述的图案化遮罩110的材料及形成工艺，因此于此不再赘述。在一些实施例中，上述刻蚀工艺可以相似于前面关于图2所述的刻蚀工艺，因此于此不再赘述。
请参考图4，在化合物半导体层112上形成栅极电极202。在一些实施例中，栅极电极202的材料可以为或包括导电材料，例如金属、金属硅化物、半导体材料、或上述的组合。举例来说，金属可以是金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、氮化钛(TiN)、类似材料、上述的合金、上述的多层结构、或上述的组合，并且半导体材料可以是多晶硅(poly-Si)或多晶锗(poly-Ge)。在一些实施例中，形成栅极电极202的步骤可包含在基板100之上全面地沉积用于栅极电极202的导电材料层(未显示)，以及对导电材料层执行图案化工艺，以形成栅极电极202于化合物半导体层112之上。形成导电材料的沉积工艺可以是原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)(例如，溅射)、前述的组合、或类似工艺。
请参考图5，沿着栅极电极202、化合物半导体层112、第一化合物半导体凸块116A、以及阻挡层108顺应性地(conformally)形成保护层120。由于化合物半导体层112的侧壁可能会因前述刻蚀工艺而产生晶格缺陷，所以形成于化合物半导体层112的侧壁上的保护层120可修复化合物半导体层112的侧壁上的晶格缺陷，以降低所形成的半导体装置的栅极漏电流。再者，形成于阻挡层108的上表面上的保护层120可用以防止阻挡层108的表面氧化，以提升所形成的半导体装置的效能。
在一些实施例中，保护层120的材料可包含或者是绝缘材料或介电材料，例如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氧化铝(Al2O3)、氮化铝(AlN)、氧化镁(MgO)、氮化镁(Mg3N2)，氧化锌(ZnO)、氧化钛(TiO2)、前述的组合、或类似材料。在一些实施例中，保护层120的材料为氮化物或氧化物，例如，氮化硅、氮化铝、氧化铝、其他合适材料、或上述的组合，其可较佳地修复化合物半导体层112的侧壁的晶格缺陷。在一些实施例中，保护层120的厚度可在约0.5纳米至约500纳米的范围内。在一些实施例中，可通过化学气相沉积(chemical vapor deposition,CVD)，例如等离子体辅助化学气相沉积(plasma enhancedCVD,PECVD)、原子层沉积(atomic layer deposition,ALD)、物理气相沉积(physicalvapor deposition,PVD)，例如溅射(sputtering)、或类似方法在基板100之上全面地形成保护层120。
接着，请参考图6，在栅极电极202的两侧设置源极电极204及漏极电极206，其中源极电极204及漏极电极206延伸穿过保护层120及一部分的阻挡层108。在一些实施例中，源极电极204及漏极电极206的形成包含执行图案化工艺，以在化合物半导体层112的两侧凹蚀保护层120及一部分的阻挡层108，形成穿过保护层120并延伸至阻挡层108的一对凹口，然后在此对凹口上方沉积导电材料，并对沉积的导电材料执行图案化工艺，以在预期的位置形成源极电极204及漏极电极206。用于形成源极电极204及漏极电极206的沉积工艺及材料可以类似于栅极电极202的沉积工艺及材料，因此于此不再赘述。
虽然在图6绘示的实施例中，源极电极204及漏极电极206位于保护层120上，穿过保护层120并延伸至阻挡层108，但本发明不限于此，可以依据实际产品所需的特性调整源极电极204及漏极电极206延伸的深度。举例来说，源极电极204及漏极电极206也可以穿过阻挡层108并延伸至通道层106中。
虽然在此描述在不同的步骤中形成源极电极204及漏极电极206和栅极电极202，但本发明不限于此。举例来说，可以在形成栅极电极202之前，先形成用于源极电极204及漏极电极206的凹口，再通过沉积工艺及图案化工艺来同时形成源极电极204及漏极电极206和栅极电极202。应注意的是，在同时形成源极电极204及漏极电极206和栅极电极202的一些实施例中，保护层120亦沿着源极电极204及漏极电极206顺应性地形成。在一些实施例中，源极电极204及漏极电极206和栅极电极202的形成可以独立地包含相同或不同的工艺和材料。此外，源极电极204及漏极电极206和栅极电极202的形状不限于图式中的垂直侧壁，也可以是倾斜的侧壁或具有其他形貌。
请参考图7，在保护层120上方形成层间介电层(inter layer dielectric layer，ILD layer)122，其覆盖化合物半导体层112、第一化合物半导体凸块116A、栅极电极202、以及源极电极204及漏极电极206。在层间介电层122中形成与源极电极204连接的源极接触件214，以及与漏极电极206连接的漏极接触件216。在层间介电层122上形成第一源极场板224A，且第一源极场板224A通过源极接触件214与源极电极204连接。第一源极场板224A在栅极电极202及漏极电极206之间具有一第一边缘224A’。如前面所讨论的，由于在场板(例如，第一源极场板224A)的边缘(例如，第一边缘224A’)的正下方可能存在超过临界强度的电场，导致材料层被击穿，进而影响半导体装置的性能。在场板的边缘的正下方设置电场重布图案(例如，第一化合物半导体凸块116A)，可以减少二维电子气，藉此降低电场。如此一来，即可增加半导体装置10的击穿电压，进而提升半导体装置10的可靠度。
在一些实施例中，层间介电层122可以包括或为一层或多层的二氧化硅、低介电常数介电材料例如氮氧化硅、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼硅酸盐玻璃(borosilicate glass,BSG)、硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass,USG)、掺杂氟的硅酸盐玻璃(fluorinatedsilicate glass,FSG)、有机硅酸盐玻璃(organosilicate glasses,OSG)、SiOxCy、旋转涂布玻璃(Spin-On-Glass)、旋转涂布聚合物(Spin-On-Polymers)、碳硅材料、上述的化合物(compound)、上述的复合物(composite)、类似材料、或上述的组合。可以通过任何合适的工艺来沉积此层间介电层122，例如化学气相沉积(CVD)、等离子体辅助化学气相沉积(PECVD)、类似工艺、或上述的组合。
在一些实施例中，源极接触件214、漏极接触件216、以及第一源极场板224A的材料可以是金属材料，例如金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、氮化钛(TiN)、前述的组合或前述的多层。形成源极接触件214及漏极接触件216的步骤可以包括通过图案化工艺形成分别对应于源极电极204及漏极电极206的开口(未绘示)，其穿过层间介电层122且分别暴露出源极电极204及漏极电极206，沉积金属材料(未绘示)于层间介电层122上且填入开口，以及进行平坦化工艺以移除金属材料在层间介电层122上方的部分，由此形成源极接触件214及漏极接触件216。接着，可以通过沉积工艺和图案化工艺在层间介电层122上形成第一源极场板224A，其通过源极接触件214与源极电极204连接。在保护层120沿着源极电极204及漏极电极206顺应性地设置的实施例中，上述通过图案化工艺所形成的开口更穿透保护层120以分别暴露出源极电极204及漏极电极206。
图14A及图14B绘示出包括电场重布图案的半导体装置10的俯视示意图。在一些实施例中，在俯视示意图中，第一化合物半导体凸块116A可以是位于第一源极场板224A的边缘224A’正下方的多个不连续的凸块，也就是说，电场重布图案可以是不连续的，如图14A所示。在另一些实施例中，在俯视示意图中，第一化合物半导体凸块116A可以是位于第一源极场板224A的边缘224A’正下方的条状凸块，也就是说，电场重布图案可以为条状，如图14B所示。
如图7所示，半导体装置10包括设置在基板之上的通道层106、设置在通道层106之上的阻挡层108、设置在阻挡层108之上的化合物半导体层112、设置在化合物半导体层112之上的栅极电极202、以及设置于栅极电极两侧的源极电极204以及漏极电极206。上述源极电极204以及漏极电极206延伸穿过至少一部分阻挡层108。此半导体装置10亦包括通过源极接触件214与源极电极204连接的第一源极场板224A，其中第一源极场板224A具有第一边缘224A’。此半导体装置10更包括设置于阻挡层108上且位于上述第一边缘224A’正下方的第一化合物半导体凸块116A。第一化合物半导体凸块116A可以作为电场重布图案，其可以在不中断二维电子气的导电路径的情况下消耗其下方的二维电子气，以减缓位于第一源极场板224A的第一边缘224A’的正下方的电场强度。如此一来，即可增加半导体装置10的击穿电压，进而提升半导体装置10的可靠度。
此半导体装置10更包括沿着栅极电极202、化合物半导体层112、及第一化合物半导体凸块116A顺应性地设置的保护层120。保护层120可修复化合物半导体层112的侧壁上因刻蚀工艺产生的晶格缺陷，以降低半导体装置10的栅极漏电流。此外，保护层120亦可以防止阻挡层108的表面氧化，以提升半导体装置10的效能。
虽然在图7绘示的实施例中，半导体装置10仅具有一个场板(例如，第一源极场板224A)，但本发明不限于此，可以依据实际产品所需的特性调整场板的数量。举例来说，如图8所示，半导体装置20可以具有额外的第二源极场板224B、第三源极场板224C、以及栅极场板222，其中第二源极场板224B及第三源极场板224C通过源极接触件214与源极电极204连接，且栅极场板222通过栅极接触件212与栅极电极202连接。在此实施例中，化合物半导体凸块可以设置于上述额外的场板的边缘的正下方。举例来说，如图8所示，第二化合物半导体凸块116B位于第二源极场板224B的第二边缘224B’正下方、第三化合物半导体凸块116C位于第三源极场板224C的第三边缘224C’正下方、且第四化合物半导体凸块116D位于栅极场板222的边缘222’正下方。
在一些实施例中，可以使用相似于前面关于图1-图7的用于形成第一源极场板224A与第一化合物半导体凸块116A的工艺及材料来形成上述第二源极场板224B、第三源极场板224C、及栅极场板222与第二化合物半导体凸块116B、第三化合物半导体凸块116C、及第四化合物半导体凸块116D，因此于此不再赘述。在一些实施例中，可以使用相似于前面关于图7的用于形成源极接触件214的工艺及材料来形成对应于栅极电极202的栅极接触件212，因此于此不再赘述。
如图8所示，在一些实施例中，场板越高，其边缘越靠近漏极电极206，具体而言，第一源极场板224A的第一边缘224A’比栅极场板222的边缘222’更靠近漏极电极206、第二源极场板224B的第二边缘224B’比第一源极场板224A的第一边缘224A’更靠近漏极电极206、且第三源极场板224C的第三边缘224C’比第二源极场板224B的第二边缘224B’更靠近漏极电极206。在一些实施例中，第一半导体凸块116A、第二半导体凸块116B、第三半导体凸块116C及第四半导体凸块116D可以具有相同的厚度。此外，在其他实施例中，第一半导体凸块116A、第二半导体凸块116B、第三半导体凸块116C及第四半导体凸块116D可以具有不同的厚度，举例来说，场板越高，位于其边缘的正下方的半导体凸块可以越薄。具体而言，第三半导体凸块116C的厚度小于第二半导体凸块116B的厚度、第二半导体凸块116B的厚度小于第一半导体凸块116A的厚度、且第一半导体凸块116A的厚度小于第四半导体凸块116D的厚度。
图9、图10A、图10B、及图11是根据另一些实施例，绘示出用于形成图11的半导体装置30的示例方法的各个中间阶段的剖面示意图。为了清楚起见，相似或相同的元件及工艺将使用相同的参照符号。为了简明的目的，此处不再重复对这些工艺及装置的描述。
除了在图9、图10A、图10B、及图11所示的实施例中，电场重布图案为凹槽(recess)以外，半导体装置30相似于半导体装置10。
参考图9，除了没有在阻挡层108之上形成第一化合物半导体凸块116A以外，进行相同或相似于前述关于图1至图4所描述的工艺，以形成如图9的结构。
接下来，如图10A所示，凹蚀阻挡层108以形成第一凹槽114A，其中第一凹槽114A自阻挡层108的上表面向阻挡层108的下表面延伸。第一凹槽114A对应于将随后形成的第一源极场板224A的第一边缘224A’(没有绘示于图10A中，但可参照下述关于图11的说明)的位置。第一凹槽114A的形成使位于第一凹槽114A下方的一部分的阻挡层108具有减小的厚度，这有助于降低其下方的二维电子气，藉此降低电场。因此，第一凹槽114A可以作为降低半导体装置30的电场的电场重布图案。在一些实施例中，第一凹槽114A的深度可以在约1纳米至约4纳米的范围，例如约2纳米。
在一些实施例中，可以通过图案化工艺来凹蚀阻挡层108，以形成第一凹槽114A。举例来说，上述图案化工艺可以包括光刻工艺(例如，光刻胶涂布(photoresist coating)、软烘烤、遮罩对准(mask aligning)、曝光、曝光后烘烤、光刻胶显影、其他适当的工艺、或上述的组合)、刻蚀工艺(例如，湿式刻蚀工艺、干式刻蚀工艺、其他适当的工艺、或上述的组合)、其他适当的工艺、或上述的组合。在一些实施例中，可以通过光刻工艺以在阻挡层108上形成具有对应于第一凹槽114A的开口的图案化光刻胶层(未绘示)，接着可以进行刻蚀工艺来去除上述图案化光刻胶层的开口所露出的部分阻挡层108，以在阻挡层108中形成第一凹槽114A。然后，可以通过例如灰化(ash)或湿式剥除(wet strip)等工艺移除图案化光刻胶层。
虽然在图10A绘示的实施例中，第一凹槽114A仅穿过一部分的阻挡层108，但本发明不限于此，可以依据实际产品所需的特性调整第一凹槽114A延伸的深度。举例来说，第一凹槽114A也可以穿过阻挡层108并延伸至通道层106中，如图10B所示。
后续以图10A的结构来继续用于形成半导体装置30的工艺的说明，但应可理解，亦可以使用图10B的结构来形成半导体装置30。接下来，对图10A中所示的结构进行相似于图5至图7所述的工艺的一系列工艺，以完成如图11中所示的半导体装置30。
如图11所示，半导体装置30包括设置在基板之上的通道层106、设置在通道层106之上的阻挡层108、设置在阻挡层108之上的化合物半导体层112、设置在化合物半导体层112之上的栅极电极202、以及设置于栅极电极两侧的源极电极204以及漏极电极206。上述源极电极204以及漏极电极206延伸穿过至少一部分阻挡层108。此半导体装置30亦包括通过源极接触件214与源极电极204连接的第一源极场板224A，其中第一源极场板224A具有第一边缘224A’。此半导体装置30更包括设置于阻挡层108上且位于上述第一边缘224A’正下方的第一凹槽114A。此第一凹槽114A自阻挡层108的上表面向阻挡层108的下表面延伸。由于第一凹槽114A的形成使位于凹槽114A下方的一部分的阻挡层108具有减小的厚度，这有助于降低其下方的二维电子气，以减缓位于第一源极场板224A的第一边缘224A’的正下方的电场强度。如此一来，即可增加半导体装置30的击穿电压，进而提升半导体装置30的可靠度。
此半导体装置30更包括沿着栅极电极202、化合物半导体层112、及第一凹槽114A顺应性地设置的保护层120。保护层120可修复化合物半导体层112的侧壁上因刻蚀工艺产生的晶格缺陷，以降低半导体装置30的栅极漏电流。此外，保护层120亦可以防止阻挡层108的表面氧化，以提升半导体装置30的效能。
图14A及图14B亦绘示出包括电场重布图案的半导体装置30的俯视示意图。在一些实施例中，如图14A所示，在俯视示意图中，第一凹槽114A可以是位于第一源极场板224A的边缘224A’正下方的多个不连续的凹槽，也就是说，电场重布图案可以是不连续的。在另一些实施例中，如图14B所示，在俯视示意图中，第一凹槽114A可以是位于第一源极场板224A的边缘224A’正下方的条状凹槽，也就是说，电场重布图案可以为条状。应注意的是，在第一凹槽114A穿过阻挡层108并延伸至通道层106中的实施例中，由于第一凹槽114A会阻断二维电子气的传导路径，因此在此类实施例中，在俯视示意图中，电场重布图案是不连续的，如图14A所示。
如先前所提及的，可以依据实际产品所需的特性调整半导体装置30中的场板的数量。举例来说，如图12所示，半导体装置40可以具有额外的第二源极场板224B、第三源极场板224C、以及栅极场板222，其中第二源极场板224B及第三源极场板224C通过源极接触件214与源极电极204连接，且栅极场板222通过栅极接触件212与栅极电极202连接。在此实施例中，凹槽可以设置于上述额外的场板的边缘的正下方，举例来说，如图12所示，第二凹槽114B位于第二源极场板224B的第二边缘224B’正下方、第三凹槽114C位于第三源极场板224C的第三边缘224C’正下方、且第四凹槽114D位于栅极场板222的边缘222’正下方。
在一些实施例中，可以使用相似于前面关于图7的用于形成第一源极场板224A的工艺及材料来形成上述第二源极场板224B、第三源极场板224C、及栅极场板222，因此于此不再赘述。在一些实施例中，可以使用相似于前面关于图7的用于形成源极接触件214的工艺及材料来形成对应于栅极电极202的栅极接触件212，因此于此不再赘述。在一些实施例中，可以使用相似于前面关于图10A的用于形成第一凹槽114A的工艺来形成上述第二凹槽114B、第三凹槽114C、及第四凹槽114D，因此于此不再赘述。
如先前所提及的，请参考图12，在一些实施例中，场板越高，其边缘越靠近漏极电极206，具体而言，第一源极场板224A的第一边缘224A’比栅极场板222的边缘222’更靠近漏极电极206、第二源极场板224B的第二边缘224B’比第一源极场板224A的第一边缘224A’更靠近漏极电极206、且第三源极场板224C的第三边缘224C’比第二源极场板224B的第二边缘224B’更靠近漏极电极206。在一些实施例中，第一凹槽114A、第二凹槽114B、第三凹槽114C及第四凹槽114D可以具有相同的深度。此外，在其他实施例中，第一凹槽114A、第二凹槽114B、第三凹槽114C及第四凹槽114D可以具有不同的深度，举例来说，场板越高，位于其边缘的正下方的凹槽可以越浅。具体而言，第三凹槽114C的深度小于第二凹槽114B的深度、第二凹槽114B的深度小于第一凹槽114A的深度、且第一凹槽114A的深度小于第四凹槽114D的深度。
图13是根据另一些实施例，绘示出用半导体装置50的剖面示意图。为了清楚起见，相似或相同的元件及工艺将使用相同的参照符号。为了简明的目的，此处不再重复对这些工艺及装置的描述。除了在化合物半导体层112的边缘设置第五凹槽114E以外，半导体装置50相似于半导体装置30。
参考图13，在形成第一凹槽114A的步骤中，同时形成第五凹槽114E。第五凹槽114E自阻挡层108的上表面向阻挡层108的下表面延伸。第五凹槽114E位于栅极电极202及漏极电极206之间且邻近化合物半导体层112的边缘。由于表面极化(surface polarization)的缘故，在化合物半导体层112的边缘会具有一强烈的极化电场，导致材料层被击穿，进而影响半导体装置的性能。在化合物半导体层112的边缘设置凹槽114E，可以降低表面极化效应，藉此降低电场，进而提升半导体装置50的可靠度。在一些实施例中，可以选择性地在化合物半导体层112的另一侧的边缘设置额外的凹槽。可以使用相似于前面关于图10A或图10B的用于形成第一凹槽114A的工艺来形成上述第五凹槽114E，因此于此不再赘述。
虽然在所绘示的实施例中，半导体装置10/20/30/40/50各仅具有单一类型的电场重布图案(例如，化合物半导体凸块或凹槽)，但本发明不限于此，可以依据实际产品所需的特性将两种类型的电场重布图案整合在半导体装置中。举例来说，可以在化合物半导体层的边缘设置凹槽类型的电场重布图案(例如，第五凹槽114E)，且在场板的边缘的正下方设置半导体凸块类型的电场重布图案(例如，半导体凸块116A、116B、116C、及/或116D)。
综上所述，本发明实施例通过在场板的边缘的正下方设置包括化合物半导体凸块或凹槽的电场重布图案，以减少二维电子气，藉此降低电场。如此一来，即可增加半导体装置的击穿电压，进而提升半导体装置的可靠度。此外，本发明实施例亦通过在化合物半导体层的边缘设置包括凹槽的电场重布图案，以降低表面极化效应，藉此降低电场，进而进一步提升半导体装置的可靠度。
以上概略说明了本发明多个实施例的特征，使所属技术领域内相关技术人员对于本揭露可更为容易理解。任何所属技术领域内相关技术人员应了解到本说明书可轻易作为其他结构或工艺的变更或设计基础，以进行相同于本揭露实施例的目的及/或获得相同的优点。任何所属技术领域内相关技术人员亦可理解与上述等同的结构或工艺并未脱离本揭露的精神及保护范围内，且可在不脱离本揭露的精神及范围内，当可作更动、替代与润饰。

Claims (22)

1.一种半导体装置，其特征在于，包括：
一通道层，设置于一基板之上；
一阻挡层，设置于该通道层之上；
一化合物半导体层，设置于该阻挡层之上；
一栅极电极，设置于该化合物半导体层之上；
一源极电极以及一漏极电极，设置于该栅极电极两侧，其中该源极电极以及该漏极电极穿过至少一部分该阻挡层；
一源极场板，通过一源极接触件与该源极电极连接，其中该源极场板具有一边缘；以及
一第一电场重布图案，设置于该阻挡层上且位于该边缘正下方。
2.如权利要求1所述的半导体装置，其特征在于，该第一电场重布图案包括至少一化合物半导体凸块，设置于该阻挡层之上。
3.如权利要求2所述的半导体装置，其特征在于，该至少一化合物半导体凸块的厚度小于该化合物半导体层的厚度。
4.如权利要求2所述的半导体装置，其特征在于，该至少一化合物半导体凸块与该化合物半导体层包括相同的材料。
5.如权利要求1所述的半导体装置，其特征在于，该第一电场重布图案为至少一凹槽，该至少一凹槽自该阻挡层的上表面向该阻挡层的下表面延伸。
6.如权利要求5所述的半导体装置，其特征在于，该至少一凹槽穿过该阻挡层且延伸至该通道层。
7.如权利要求1所述的半导体装置，其特征在于，更包括一额外的源极场板，该额外的源极场板通过该源极接触件与该源极电极连接，其中该额外的源极场板的边缘比该源极场板的边缘更靠近该漏极电极，且该第一电场重布图案更设置于该额外的源极场板的边缘的正下方。
8.如权利要求1所述的半导体装置，其特征在于，在俯视示意图中，该第一电场重布图案为不连续的。
9.如权利要求1所述的半导体装置，其特征在于，在俯视示意图中，该第一电场重布图案为条状。
10.如权利要求1所述的半导体装置，其特征在于，更包括一第二电场重布图案，该第二电场重布图案为至少一凹槽，该至少一凹槽自该阻挡层的上表面向该阻挡层的下表面延伸，其中该第二电场重布图案位于该栅极电极及该漏极电极之间且邻近该化合物半导体层的边缘。
11.如权利要求1所述的半导体装置，其特征在于，更包括一保护层，沿着该栅极电极、该化合物半导体层、及该第一电场重布图案顺应性地设置。
12.一种半导体装置的制造方法，其特征在于，包括：
在一基板之上形成一通道层；
在该通道层之上形成一阻挡层；
在该阻挡层之上形成一化合物半导体层；
在该化合物半导体层之上形成一栅极电极；
在该阻挡层之上形成一第一电场重布图案；
在该栅极电极两侧形成一源极电极以及一漏极电极，其中该源极电极以及该漏极电极穿过至少一部分该阻挡层；
形成一源极场板，该源极场板通过一源极接触件与该源极电极连接，其中该源极场板在靠近该漏极电极处具有一边缘，且其中该第一电场重布图案位于该边缘正下方。
13.如权利要求12所述的半导体装置的制造方法，其特征在于，形成该第一电场重布图案的步骤包括形成在该阻挡层上形成至少一化合物半导体凸块。
14.如权利要求13所述的半导体装置的制造方法，其特征在于，该至少一化合物半导体凸块的厚度小于该化合物半导体层的厚度。
15.如权利要求13所述的半导体装置的制造方法，其特征在于，该至少一化合物半导体凸块与该化合物半导体层由相同的材料所形成。
16.如权利要求12所述的半导体装置的制造方法，其特征在于，形成该第一电场重布图案的步骤包括凹蚀该阻挡层以形成至少一凹槽。
17.如权利要求16所述的半导体装置的制造方法，其特征在于，该至少一凹槽穿过该阻挡层且延伸至该通道层。
18.如权利要求12所述的半导体装置的制造方法，其特征在于，更包括形成一额外的源极场板，该额外的源极场板通过该源极接触件与该源极电极连接，其中该额外的源极场板的边缘比该源极场板的边缘更靠近该漏极电极，且该第一电场重布图案更设置于该额外的源极场板的边缘的正下方。
19.如权利要求12所述的半导体装置的制造方法，其特征在于，在俯视示意图中，该第一电场重布图案为不连续的。
20.如权利要求12所述的半导体装置的制造方法，其特征在于，在俯视示意图中，该第一电场重布图案为条状。
21.如权利要求12所述的半导体装置的制造方法，其特征在于，更包括凹蚀该阻挡层以形成一第二电场重布图案，其中该第二电场重布图案位于该栅极电极及该漏极电极之间，且邻近该化合物半导体层的边缘。
22.如权利要求12所述的半导体装置的制造方法，其特征在于，更包括沿着该栅极电极、该化合物半导体层、及该第一电场重布图案顺应性地形成一保护层。
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